一种电机电压调整控制电路的制作方法

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一种电机电压调整控制电路的制作方法
【专利摘要】本实用新型涉及电机控制【技术领域】,提供一种电机电压调整控制电路,所述电机电压调整控制电路设有DSP芯片和FPGA芯片,所述DSP芯片和FPGA芯片分别设有地址总线接口、数据总线接口、控制总线接口以及DSP外部扩展接口,所述DSP芯片和FPGA芯片之间通过所述地址总线接口、数据总线接口、控制总线接口以及DSP外部扩展接口之间对应连接形成总线通讯连接。本实用新型保证节电控制器在复杂的电磁环境下,稳定可靠的工作,避免出现损坏强电执行部件,造成设备损坏,带来经济损失的问题。
【专利说明】—种电机电压调整控制电路

【技术领域】
[0001]本实用新型属于电机控制【技术领域】,尤其涉及一种电机电压调整控制电路。

【背景技术】
[0002]在嵌入式系统的工作环境中,存在大量的电磁信号,例如电网的波动,强电设备的启停、高压设备和开关的电磁辐射等方面,当他们在系统中产生电磁感应和干扰冲击时,会扰乱系统的正常运行,轻者造成系统的不稳定,降低系统的精度,重则会引起控制系统死机或者误动作,造成设备损坏或人身伤亡。
[0003]在节电控制领域,节电控制器直接连接电机,当嵌入式控制系统跑飞失灵,就可能带来烧毁IGBT等强电执行部件,从而造成设备的损坏,更严重的是用户的设备要停产,给用户带来经济损失。
实用新型内容
[0004]本实用新型的目的在于提供一种电机电压调整控制电路,旨在解决现有技术中在节电控制器中,存在大量的电磁信号,其产生的电磁感应和干扰冲击,影响系统的正常运行,可能导致损坏强电执行部件,造成设备损坏,带来经济损失的问题。
[0005]本实用新型是这样实现的,一种电机电压调整控制电路,所述电机电压调整控制电路设有DSP芯片和FPGA芯片,所述DSP芯片和FPGA芯片分别设有地址总线接口、数据总线接口、控制总线接口以及DSP外部扩展接口,所述DSP芯片和FPGA芯片之间通过所述地址总线接口、数据总线接口、控制总线接口以及DSP外部扩展接口之间对应连接形成总线通讯连接,其中:
[0006]所述DSP芯片的地址总线接口 18、43、80、85、103、108、111、118、121、125 分别与所述FPGA芯片的地址总线接口 57、58、61、62、64、67、68、71、72、74对应连接形成地址总线;
[0007]所述DSP芯片的数据总线接口 21、24、27、30、33、36、39、54分别与所述FPGA芯片的数据总线接口 43、44、45、46、48、50、51、52对应连接形成数据总线;
[0008]所述DSP芯片的控制总线接口 44、42、84分别与所述FPGA芯片的控制总线接口43、63、65对应连接形成控制总线;
[0009]所述DSP 芯片的总线接口 92、93、94、95、98、101、102、104、106、107、109、116 分别与所述FPGA芯片的总线接口 40、39、37、36、35、34、33、31、29、28、27、26对应连接形成DSP
外部扩展接口总线。
[0010]作为一种改进的方案,所述DSP芯片的总线接口 160与所述FPGA芯片的总线接口184连接形成DSP信号复位总线。
[0011]由于在节电控制器中,采用DSP芯片和FPGA芯片组合的方式,其中,DSP和FPGA芯片的指定总线接口分别对应连接形成地址总线、数据总线、控制总线和DSP外部扩展接口总线,保证节电控制器在复杂的电磁环境下,稳定可靠的工作,避免出现损坏强电执行部件,造成设备损坏,带来经济损失的问题。
[0012]由于DSP芯片的总线接口 160与所述FPGA芯片的总线接口 184连接形成DSP信号复位总线,当DSP芯片出现故障时,由FPGA芯片控制完成对DSP芯片的信号复位,恢复正常工作。

【专利附图】

【附图说明】
[0013]图1是本实用新型提供的电机电压调整控制电路的电路示意图。

【具体实施方式】
[0014]为了使本实用新型的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本实用新型进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本实用新型,并不用于限定本实用新型。
[0015]图1示出了本实用新型提供的电机电压调整控制电路的结构示意图,为了便于说明,图中仅给出了与本实用新型相关的部分。
[0016]电机电压调整控制电路,设有数字信号处理器(Digital Signal Processing,DSP)芯片和现场可编程门阵列(Field-Programmable GateArray,FPGA)芯片,所述DSP芯片和FPGA芯片分别设有地址总线接口、数据总线接口、控制总线接口以及DSP外部扩展接口,所述DSP芯片和FPGA芯片之间通过所述地址总线接口、数据总线接口、控制总线接口以及DSP外部扩展接口之间对应连接形成总线通讯连接,其中:
[0017]所述DSP芯片的地址总线接口 18、43、80、85、103、108、111、118、121、125 分别与所述FPGA芯片的地址总线接口 57、58、61、62、64、67、68、71、72、74对应连接形成地址总线,即图1 中所不出的地址总线 XAddressO、XAddressO、XAddressK XAddress2、XAddress3、XAddress4> XAddress5> XAddress6> XAddress7> XAddress8 及 XAddress9 ;
[0018]所述DSP芯片的数据总线接口 21、24、27、30、33、36、39、54分别与所述FPGA芯片的数据总线接口 43、44、45、46、48、50、51、52对应连接形成数据总线,即图1中所示的数据总线 XDataO、XDataK XData2、XData3、XData4、XData5、XData6 及 XData7 ;
[0019]所述DSP芯片的控制总线接口 44、42、84分别与所述FPGA芯片的控制总线接口43、63、65对应连接形成控制总线,即图1中给出的控制总线XCEFPGA、XRD及XWE ;
[0020]所述DSP 芯片的总线接口 92、93、94、95、98、101、102、104、106、107、109、116 分别与所述FPGA芯片的总线接口 40、39、37、36、35、34、33、31、29、28、27、26对应连接形成DSP 外部扩展接口总线,即图1 中所示的 DSP-100、DSP-1OU DSP-102、DSP-103、DSP-104、DSP-105、DSP-106、DSP-107、DSP-107、DSP-109、DSP-1010 及 DSP-1011。
[0021]在本实用新型中,所述DSP芯片的总线接口 160与所述FPGA芯片的总线接口 184连接形成DSP信号复位总线,即图1所示的DSPRESET。
[0022]当然,在本实用新型中,DSP芯片和FPGA芯片上设有其他总线接口,在此不再赘述其连接内容,但不用以限制本实用新型。
[0023]在本实用新型中,FPGA芯片可以采用XC3S200-TQ208或XC3S400-TQ208型号的信号,而DSP芯片则可以采用TMS320X281型号的芯片,其中,将TMS320X281芯片简称U1001,FPGA芯片简称U2002,上述实施例所形成的总线接口的对应关系如下所述:
[0024]地址总线连接:
[0025]XAddressO:U1001 (18)-U2002 (57);
[0026]XAddressl:U1001(43)-U2002(58);
[0027]XAddress2:U1001(80)-U2002(61);
[0028]XAddress3:U1001 (85)-U2002 (62);
[0029]XAddress4:U1001 (103) -U2002 (64);
[0030]XAddress5:U1001 (108)-U2002 (67);
[0031]XAddress6:U1001 (111)-U2002 (68);
[0032]XAddress7:U1001 (118)-U2002 (71);
[0033]XAddress8:U1001 (121)-U2002 (72);
[0034]XAddress9:U1001 (125)-U2002 (74);
[0035]数据总线连接:
[0036]XDataO:U1001 (21)-U2002 (43);
[0037]XDatal:U1001(24)-U2002(44);
[0038]XData2:U1001 (27)-U2002 (45);
[0039]XData3:U1001 (30)-U2002(46);
[0040]XData4:U1001 (33)-U2002 (48);
[0041]XData5:U1001(36)-U2002(50);
[0042]XData6:U1001 (39)-U2002 (51);
[0043]XData7:U1001 (54)-U2002 (52);
[0044]控制总线连接:
[0045]XCEFPGA: UlOOI (44) -U2002 (42);该信号为低电平,表示DSP芯片与FPGA芯片进行数据交换
[0046]XRD:U1001(42)-U2002(63);该信号为低电平,DSP芯片读取FPGA芯片数据
[0047]XffEiUlOOl (84) -U2002 (65);该信号为低电平,DSP芯片发送数据给FPGA芯片
[0048]DSP外部接口扩展:
[0049]DSP-1OO:U1001 (92) -U2002 (40);接受 FPGA 芯片 0.5ms 定时信号
[0050]DSP-1Ol:U1001 (93) -U2002 (39);接受 FPGA 芯片 5ms 定时信号
[0051]DSP-102:U1001 (94)-U2002 (37);接受 FPGA 芯片 50ms 定时信号
[0052]DSP-103:U1001 (95) -U2002 (36);接受 FPGA 芯片 200ms 定时信号
[0053]DSP-104:U1001 (98) -U2002 (35);发送 0.5ms 时钟信号给 FPGAFPGA 芯片
[0054]DSP-105:U1001 (101)-U2002(34);
[0055]DSP-106 =UlOOl (102)-U2002(33);
[0056]DSP-107 =UlOOl (104)-U2002(31);
[0057]DSP-108 =UlOOl(106)-U2002(29);
[0058]DSP-109 =UlOOl (107)-U2002(28);
[0059]DSP-1OlO:U1001 (109)-U2002(27);
[0060]DSP-1Oll:U1001 (116)-U2002(26);
[0061]DSP复位信号:
[0062]DSPRESET:U1001 (160)-U2002(184)。
[0063]本实用新型提供的电机电压调整控制电路的工作原理如下所述:
[0064]DSP芯片正常运行时,由DSP芯片提供的不同定时信号驱动,并且在一个计算周期内,均将当前的运行状态通过地址总线、数据总线、控制总线等发送给FPGA芯片,FPGA芯片进行数据校验,例如数据有误则丢弃本组数据,并且复位DSP芯片;
[0065]DSP芯片正常运行时,每隔0.5ms便向FPGA芯片发送一个时钟信号,当FPGA芯片超过Ims没有收到该信号,也会对DSP芯片进行复位处理;
[0066]DSP芯片复位后首先读取FPGA芯片内保存的状态数据,以判断是上电复位还是故障复位,如果是故障复位则根据FPGA芯片内保存的状态数据恢复到复位前的状态,并继续运行;
[0067]FPGA芯片发现DSP芯片运行异常时,根据当前状态继续输出相关的控制信号,并对DSP芯片复位,在复位期间不接受DSP芯片的控制,直到复位结束。
[0068]在节电控制器中,采用DSP芯片和FPGA芯片组合的方式,其中,DSP和FPGA芯片的指定总线接口分别对应连接形成地址总线、数据总线、控制总线和DSP外部扩展接口总线,保证节电控制器在复杂的电磁环境下,稳定可靠的工作,避免出现损坏强电执行部件,造成设备损坏,带来经济损失的问题。
[0069]以上所述仅为本实用新型的较佳实施例而已,并不用以限制本实用新型,凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本实用新型的保护范围之内。
【权利要求】
1.一种电机电压调整控制电路,其特征在于,所述电机电压调整控制电路设有DSP芯片和FPGA芯片,所述DSP芯片和FPGA芯片分别设有地址总线接口、数据总线接口、控制总线接口以及DSP外部扩展接口,所述DSP芯片和FPGA芯片之间通过所述地址总线接口、数据总线接口、控制总线接口以及DSP外部扩展接口之间对应连接形成总线通讯连接,其中: 所述DSP芯片的地址总线接口 18、43、80、85、103、108、111、118、121、125分别与所述FPGA芯片的地址总线接口 57、58、61、62、64、67、68、71、72、74对应连接形成地址总线;所述DSP芯片的数据总线接口 21、24、27、30、33、36、39、54分别与所述FPGA芯片的数据总线接口 43、44、45、46、48、50、51、52对应连接形成数据总线; 所述DSP芯片的控制总线接口 44、42、84分别与所述FPGA芯片的控制总线接口 43、63、65对应连接形成控制总线; 所述 DSP 芯片的总线接口 92、93、94、95、98、101、102、104、106、107、109、116 分别与所述FPGA芯片的总线接口 40、39、37、36、35、34、33、31、29、28、27、26对应连接形成DSP外部扩展接口总线。
2.根据权利要求1所述的电机电压调整控制电路,其特征在于,所述DSP芯片的总线接口 160与所述FPGA芯片的总线接口 184连接形成DSP信号复位总线。
【文档编号】G05B19/042GK204143192SQ201420550045
【公开日】2015年2月4日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】康抒智, 陈世光 申请人:青岛海博瓦节能技术有限公司
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