基于CPLD的CAN电路控制装置的制作方法

本实用新型属于集成电路技术领域，具体涉及到一种基于CPLD的CAN电路控制装置。

背景技术：

CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，实现设计的数字系统。

CAN电路出现的较早，已被人们广泛使用于测量，控制，数据传输中。目前，基于CAN电路的外设较多，然而，将CAN电路的外设连接到主控设备时，常常会出现主控设备的串口通道不足，无法连接到主控设备的问题。

这些外设要连接到主控设备常用的做法是：首先，添加主控器模块,扩充串口通道；其次，两个主控器之间通过连接线互连起来。这种做法有一些不足：电路比较复杂，增加了模块及连线；成本增加；维护费力费时，电路连线较多，不利于查找问题；系统功耗增加。

技术实现要素：

本实用新型所要解决的技术问题在于克服上述通信外设的不足,提供一种设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力的基于CPLD的CAN电路控制装置。

解决上述技术问题采用的技术方案是：具有：对装置进行控制的CPLD电路；USB通信电路；该电路的输出端接CPLD电路的输入端；CAN驱动电路，该电路的输入端接CPLD电路的输出端；IIC通信电路，该电路的输出端接CPLD电路的输入端。

本实用新型的CPLD电路为：集成电路U1的43脚和42脚接USB通信电路、125脚接晶振Y3的4脚，集成电路U1的139脚、2脚、27脚、25脚、11脚、71脚接IIC驱动电路，集成电路U1的55脚、56脚、60脚～63脚、65脚、106脚～111脚、102脚、103脚接CAN驱动电路，集成电路U1的20脚、89脚、104脚、4脚依次接连接器J2的2脚～5脚，集成电路U1的123脚、130脚、51脚、58脚、24脚、144脚、115脚、95脚、76脚、73脚、50脚接3V电源，集成电路U1的135脚、114脚、105脚、94脚、85脚、77脚、64脚、59脚、33脚、26脚、17脚、13脚、3脚、52脚、57脚、124脚、129脚接地，晶振Y3的1脚接3V电源、3脚接地，连接器J2的1脚接地；集成电路U1的型号为EPM3256ATC144-7，晶振Y3的型号为JHY50M。

本实用新型的CAN驱动电路为：集成电路U3的23脚～28脚、1脚～7脚、16脚、17脚依次接集成电路U1的55脚、56脚、60脚～65脚、106脚～111脚、102脚、103脚，集成电路U3的9脚接晶振Y1的一端和电容C1的一端、10脚接晶振Y1的另一端和电容C3的一端、13脚和19脚接集成电路U4的4脚和1脚、12脚和22脚以及18脚接3V电源、21脚和15脚以及8脚接地，集成电路U4的8脚通过电阻R5接地、3脚接5V电源、2脚接地、7脚接电阻R6的一端和连接器J1的1脚、6脚接电阻R6的另一端和连接器J1的2脚；集成电路U3的型号为SJA1000、集成电路U4的型号为PCA82C250。

本实用新型的IIC通信电路为：连接器P1的3脚通过电阻R7接集成电路U1的139脚、4脚通过电阻R8接集成电路U1的2脚，连接器P2的3脚通过电阻R9接集成电路U1的27脚、4脚通过电阻R10接集成电路U1的25脚，连接器P3的3脚通过电阻R11接集成电路U1的11脚、4脚通过电阻R12接集成电路U1的71脚，集成电路P1～集成电路P3的1脚接5V电源、5脚接地。

本实用新型的USB通信电路为：集成电路U2的8脚通过电阻R1接连接器USB1的2脚、7脚通过电阻R2接连接器USB1的3脚、7脚通过电阻R3接集成电路U2的5脚、28脚接晶振Y2的一端和电容C2的一端、27脚接晶振Y2的另一端和电容C4的一端、6脚接电容C5的一端、24脚和25脚接集成电路U1的43脚和42脚、30脚通过电阻R4接3V电源、4脚和26脚以及3脚接3V电源，集成电路U2的17脚、9脚、29脚、31脚、14脚接地，电容C2、电容C4、电容C5的另一端接地，连接器USB1的1脚接5V电源、4脚～6脚接地；集成电路U2的型号为FT232BM。

由于本实用新型采用了CPLD电路、USB通信电路、CAN驱动电路、IIC通信电路，CPLD电路启动串口的控制逻辑、CAN总线控制逻辑、3通道IIC总线控制逻辑，USB通信电路进行协议变换处理，CPLD电路将接收到的数据通过串口转发出去，CAN驱动电路将接收到的收据转发出去，IIC通信电路输入时钟信号和数据信号并输出给CPLD电路，本装置设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力，可推广应用到通信电路外设与主控制设备连接设备领域。

附图说明

图1是本实用新型的电气原理方框图。

图2是本实用新型的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。

实施例1

在图1中，本实用新型基于CPLD的CAN电路控制装置由CPLD电路、USB通信电路、CAN驱动电路、IIC通信电路连接构成，USB通信电路、IIC通信电路的输出端接CPLD电路的输入端，CPLD电路的输出端接CAN驱动电路的输入端。

在图2中，本实施例的CPLD电路由集成电路U1、晶振Y3、连接器J2连接构成，集成电路U1的型号为EPM3256ATC144-7，晶振Y3的型号为JHY50M。集成电路U1的43脚和42脚接USB通信电路、125脚接晶振Y3的4脚，集成电路U1的139脚、2脚、27脚、25脚、11脚、71脚接IIC驱动电路，集成电路U1的55脚、56脚、60脚～63脚、65脚、106脚～111脚、102脚、103脚接CAN驱动电路，集成电路U1的20脚、89脚、104脚、4脚依次接连接器J2的2脚～5脚，集成电路U1的123脚、130脚、51脚、58脚、24脚、144脚、115脚、95脚、76脚、73脚、50脚接3V电源，集成电路U1的135脚、114脚、105脚、94脚、85脚、77脚、64脚、59脚、33脚、26脚、17脚、13脚、3脚、52脚、57脚、124脚、129脚接地，晶振Y3的1脚接3V电源、3脚接地，连接器J2的1脚接地。

在图2中，本实施例的USB通信电路由集成电路U2、电阻R1～电阻R4、电容C2、电容C4、电容C5、晶振Y2、连接器USB1连接构成，集成电路U2的型号为FT232BM。集成电路U2的8脚通过电阻R1接连接器USB1的2脚、7脚通过电阻R2接连接器USB1的3脚、7脚通过电阻R3接集成电路U2的5脚、28脚接晶振Y2的一端和电容C2的一端、27脚接晶振Y2的另一端和电容C4的一端、6脚接电容C5的一端、24脚和25脚接集成电路U1的43脚和42脚、30脚通过电阻R4接3V电源、4脚和26脚以及3脚接3V电源，集成电路U2的17脚、9脚、29脚、31脚、14脚接地，电容C2、电容C4、电容C5的另一端接地，连接器USB1的1脚接5V电源、4脚～6脚接地。

在图2中，本实施例的IIC通信电路由电阻R7～电阻R12、连接器P1～连接器P3连接构成。连接器P1的3脚通过电阻R7接集成电路U1的139脚、4脚通过电阻R8接集成电路U1的2脚，连接器P2的3脚通过电阻R9接集成电路U1的27脚、4脚通过电阻R10接集成电路U1的25脚，连接器P3的3脚通过电阻R11接集成电路U1的11脚、4脚通过电阻R12接集成电路U1的71脚，集成电路P1～集成电路P3的1脚接5V电源、5脚接地。

在图2中，本实施例的CAN驱动电路由集成电路U3、集成电路U4、电阻R5、电阻R6、电容C1、电容C3、晶振Y1、连接器J1连接构成，集成电路U3的型号为SJA1000、集成电路U4的型号为PCA82C250。集成电路U3的23脚～28脚、1脚～7脚、16脚、17脚依次接集成电路U1的55脚、56脚、60脚～65脚、106脚～111脚、102脚、103脚，集成电路U3的9脚接晶振Y1的一端和电容C1的一端、10脚接晶振Y1的另一端和电容C3的一端、13脚和19脚接集成电路U4的4脚和1脚、12脚和22脚以及18脚接3V电源、21脚和15脚以及8脚接地，集成电路U4的8脚通过电阻R5接地、3脚接5V电源、2脚接地、7脚接电阻R6的一端和连接器J1的1脚、6脚接电阻R6的另一端和连接器J1的2脚。

本实用新型的工作原理如下：

系统上电，晶振Y3工作，首先，集成电路U1开始初始化工作，完成CPLD的硬件配置工作：包括串口的控制逻辑、CAN总线的控制逻辑、3通道IIC总线的控制逻辑。此后，电路进入正常工作状态。

首先，集成电路U1等待接收从USB传来的数据。数据信号从连接器USB1的2脚、3脚输出，经过电阻R1、电阻R2，输入到集成电路U2，经过集成电路U2的协议变换，数据从集成电路U2的25脚输出，输入到集成电路U1的42脚。与此同时，集成电路U1等待接收从IIC接口传来的数据。时钟信号从连接器P1的3脚输出，经过电阻R7，输入集成电路U1的139脚，数据信号从连接器P1的4脚输出，经过电阻R8，输入集成电路U1的2脚；或时钟信号从连接器P2的3脚输出，经过电阻R9，输入集成电路U1的27脚，数据信号从连接器P2的4脚输出，经过电阻R10，输入集成电路U1的25脚；或时钟信号从连接器P3的3脚输出，经过电阻R11，输入到集成电路U1的11脚，数据信号从连接器P3的4脚输出，经过电阻R12，输入集成电路U1的71脚。

最后，集成电路U1接收数据，并启动CAN总线的控制逻辑，将接收的数据通过CAN接口转发出去。控制信号从集成电路U1的引脚107～110输出；数据信号从集成电路U1的55脚～56脚、60脚～63脚、65脚、106脚输出，输入到集成电路U3的23脚～28脚、1脚、2脚，从集成电路U3的13脚输出，输入到集成电路U4的1脚，经过集成电路U4的电平变换，数据从集成电路U4的6脚、7脚输出，输入到连接器J1，从连接器J1输出数据。