基于CPLD的SPI通信控制装置的制作方法

文档序号:12004409阅读:600来源:国知局
基于CPLD的SPI通信控制装置的制作方法

本实用新型属于通信电路技术领域,具体涉及到一种基于CPLD的SPI通信控制装置。



背景技术:

CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台,用原理图、硬件描述语言等方法,生成相应的目标文件,通过下载电缆将代码传送到目标芯片中,实现设计的数字系统。

SPI电路出现的较早,已被人们广泛使用于测量,控制,数据传输中。目前,基于SPI电路的外设较多,然而,将SPI电路的外设连接到主控设备时,常常会出现主控设备的串口通道不足,无法连接到主控设备的问题。

这些外设要连接到主控设备常用的做法是:首先,添加主控器模块,扩充串口通道;其次,两个主控器之间通过连接线互连起来。这种做法有一些不足:电路比较复杂,增加了模块及连线;成本增加;维护费力费时,电路连线较多,不利于查找问题;系统功耗增加。



技术实现要素:

本实用新型所要解决的技术问题在于克服上述通信外设的不足,提供一种设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力的基于CPLD的SPI通信控制装置。

解决上述技术问题采用的技术方案是:具有:对装置进行控制的CPLD电路;多路SPI通信电路;该电路与CPLD电路相连接;JTAG电路,该电路与CPLD电路相连接。

本实用新型的多路SPI通信电路包括至少2路SPI通信电路。

本实用新型的多路SPI通信电路包括6路SPI通信电路。

本实用新型的SPI通信电路为:连接器P5的7脚~2脚分别通过电阻R20、电阻R22、电阻R24、电阻R26、电阻R28、电阻R30与集成电路U1的14脚、11脚~7脚,连接器P5的1脚接地。

本实用新型的CPLD电路为:集成电路U1的125脚接晶振Y1的4脚,集成电路的4脚、104脚、89脚、20脚接JTAG电路,集成电路U1的14脚、11脚~7脚、117脚、21脚~23脚、25脚、27脚、37脚~42脚、60脚~63脚、65脚、67脚、74脚、78脚~82脚、92脚、93脚、96脚~99脚接多路SPI通信电路,集成电路U1的58脚、51脚、130脚、123脚、50脚、73脚、76脚、95脚、115脚、144脚、24脚接3V电源,集成电路U1的3脚、13脚、17脚、26脚、33脚、59脚、64脚、77脚、85脚、94脚、105脚、114脚、135脚、129脚、124脚、57脚、52脚接地,晶振Y1的1脚接3V电源、3脚接地;集成电路U1的型号为EPM3128ATI144-10N,晶振Y1的型号为JHY50M。

由于本实用新型采用了CPLD电路启动第一路SPI通信电路从控制逻辑接收JTAG电路传来的数据,CPLD电路接收到数据并对数据进行译码处理,识别出数据要发送的通道,将数据发送到该通道,CPLD电路启动其余五路SPI通信电路主控制逻辑,输出数据;同时CPLD电路启动SPI通信电路主控制逻辑,接收这些数据,并启动SPI通信电路从控制逻辑,并对接收的数据进行处理,添加相应的通道数据,并将这些数据发送出去:先将数据存储到CPLD电路内部的缓冲区,然后,通知SPI通信电路主外设读出这些数据;本装置设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力,可推广应用到通信领域。

附图说明

图1是本实用新型的电气原理方框图。

图2是本实用新型的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型做进一步详细说明,但本实用新型不限于这些实施例。

实施例1

在图1中,本实用新型基于CPLD的SPI通信控制装置由CPLD电路、多路SPI通信电路、JTAG电路连接构成,JTAG电路与CPLD电路相连接,多路SPI通信电路与CPLD电路相连接。

在图2中,本实施例的CPLD电路由集成电路U1、晶振Y1连接构成,集成电路U1的型号为EPM3128ATI144-10N,晶振Y1的型号为JHY50M。集成电路U1的125脚接晶振Y1的4脚,集成电路的4脚、104脚、89脚、20脚接JTAG电路,集成电路U1的14脚、11脚~7脚、117脚、21脚~23脚、25脚、27脚、37脚~42脚、60脚~63脚、65脚、67脚、74脚、78脚~82脚、92脚、93脚、96脚~99脚接多路SPI通信电路,集成电路U1的58脚、51脚、130脚、123脚、50脚、73脚、76脚、95脚、115脚、144脚、24脚接3V电源,集成电路U1的3脚、13脚、17脚、26脚、33脚、59脚、64脚、77脚、85脚、94脚、105脚、114脚、135脚、129脚、124脚、57脚、52脚接地,晶振Y1的1脚接3V电源、3脚接地。

在图2中,本实施例的多路SPI通信电路由6路SPI通信电路构成,也可以由更多路或者更少路SPI通信电路构成。第一路SPI通信电路由电阻R20、电阻R22、电阻R24、电阻R26、电阻R28、电阻R30、连接器P5连接构成,连接器P5的7脚~2脚分别通过电阻R20、电阻R22、电阻R24、电阻R26、电阻R28、电阻R30与集成电路U1的14脚、11脚~7脚,连接器P5的1脚接地。第二路SPI通信电路由电阻R1~电阻R6、连接器J2连接构成,连接器J2的1脚~6脚分别通过电阻R1~电阻R6接集成电路U1的117脚、21脚~23脚、25脚、27脚,连接器J2的7脚接地。第三路SPI通信电路由电阻R7~电阻R12、连接器J3连接构成,连接器J3的1脚~6脚分别通过电阻R7~电阻R12接集成电路U1的37脚~42脚,连接器J3的7脚接地。第四路SPI通信电路由电阻R13~电阻R18、连接器J4连接构成,连接器J4的1脚~6脚分别通过电阻R13~电阻R18接集成电路U1的60脚~63脚、65脚、67脚,连接器J4的7脚接地。第五路SPI通信电路由电阻R19、电阻R21、电阻R23、电阻R25、电阻R27、电阻R29、连接器J5连接构成,连接器J5的1脚~6脚分别通过电阻R19、电阻R21、电阻R23、电阻R25、电阻R27、电阻R29接集成电路U1的74脚、78脚~82脚,连接器J5的7脚接地。第六路SPI通信电路由电阻R31~电阻R36、连接器J6连接构成,连接器J6的1脚~6脚分别通过电阻R31~电阻R36接集成电路U1的92脚、93脚、96脚~99脚,连接器J6的7脚接地。

在图2中,本实施例的JTAG电路由连接器J1构成。连接器J1的5脚~2脚依次接集成电路U1的4脚、104脚、89脚、20脚,连接器J1的1脚接地。

本实用新型的工作原理如下:

系统上电,晶振Y1工作,首先,集成电路U1开始初始化工作,完成CPLD的硬件配置工作:包括第一路SPI通信电路的从控制逻辑以及其余五路的SPI主控制逻辑。此后,电路进入正常工作状态。

首先,集成电路U1启动SPI从控制逻辑,等待接收从外部连接器P5传来的数据。数据信号从连接器P5的3脚输出,经过电阻R28,输入到集成电路U1的8脚。其次,集成电路U1接收到数据,并对数据进行译码处理,识别出数据要发送的通道,并将数据发送到该通道,启动SPI主控制逻辑:数据从集成电路U1的25脚输出,经过电阻R5,输出到连接器J2的5脚,从连接器J2输出数据;或数据从集成电路U1的41脚输出,经过电阻R11,输出到连接器J3的5脚,从连接器J3输出数据;或数据从集成电路U1的65脚输出,经过电阻R17,输出到连接器J4的5脚,从连接器J4输出数据;或数据从集成电路U1的81脚输出,经过电阻R27,输出到连接器J5的5脚,从连接器J5输出数据;或数据从集成电路U1的98脚输出,经过电阻R35,输出到连接器J6的5脚,从连接器J6输出数据。再次,集成电路U1启动SPI主控制逻辑,接收从连接器J2~连接器J6的数据。数据从连接器J2的2脚输出,经过电阻R2,输入到集成电路U1的21脚;或数据从连接器J3的2脚输出,经过电阻R8,输入到集成电路U1的38脚;或数据从连接器J4的引脚2输出,经过电阻R14,输入到集成电路U1的61脚;或数据从连接器J5的2脚输出,经过电阻R21,输入到集成电路U1的78脚;或数据从连接器J6的2脚输出,经过电阻R32,输入到集成电路U1的93脚。接着,集成电路U1接收这些数据,并启动SPI从控制逻辑,并对接收的数据进行处理,添加相应的通道数据,并将这些数据发送出去:先将数据存储到集成电路U1内部的缓冲区,然后,通知SPI主外设读出这些数据,数据信号从集成电路U1的11脚输出,经过电阻R22,输出到连接器P5的6脚,从连接器P5输出数据。最后,JTAG电路监控CPLD工作状态,控制信号从连接器J1的5脚输出,输入到集成电路U1的4脚;数据信号从集成电路U1的104脚输出,输入到连接器J1的5脚。

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