用于校准的温度无关参考电流生成的制作方法

优先权要求

本申请是于2015年10月30日提交的题为“temperatureindependentreferencecurrentgenerationforcalibration(用于校准的温度无关参考电流生成)”的美国专利申请号14/928,466的部分接续申请并且要求其优先权，所述美国专利申请要求于2014年12月17日提交的题为“onchipzqcalibration(片上zq校准)”的美国临时专利申请号no.62/093,307的优先权；所述两个申请通过引用以其全部内容结合于此。

背景技术：

本技术涉及半导体和/或非易失性存储器设备。

大多数半导体设备包括输入电路和输出电路，所述输入电路被配置成用于经由输入垫(或销)接收来自外部世界的信号，所述输出电路被配置成用于经由输出垫(或销)向外部提供内部信号。输入电路具有终端电阻器，所述终端电阻器用于外部传输线的阻抗匹配。输出电路具有输出驱动器，所述输出驱动器具有电阻(r导通)。由于各种情形，比如，供电电压的变化、运行温度的变化等，终端电阻器与输出驱动器二者的阻抗可以改变。因此，阻抗失配可能增加。

阻抗失配可以导致信号反射，其可以损坏信号完整性。由于电气产品的运行速度已经提高，在半导体设备之间对接的信号的摆动宽度(即，高逻辑电平与低逻辑电平之间的差异)已经逐渐减小，以便使用于信号传输的延迟时间最小化。然而，信号的摆动宽度的减小很容易将信号暴露于外部噪声，导致接口端子处的信号反射由于阻抗失配而变得更加严重。因此，阻抗失配可以引起数据高速传输的困难以及输出数据的失真。

为了减轻阻抗失配，可以周期性地校准设备的输出驱动器以及设备的终端电阻器。一种校准技术被称为zq校准。传统上，zq校准可以使用位于片外的精确校准电阻器。所述芯片可以具有相对于片外电阻器而校准的可变阻抗电路。zq校准调节可变阻抗电路的阻抗直到其被校准至片外电阻器。这产生了可以用于调节设备的输出驱动器的阻抗的阻抗码。

附图说明

在不同的附图中，具有相同附图标记的元件指代相同部件。

图1a是校准电路的一个实施例的简图，所述校准电路具有温度无关参考电流生成。

图1b是校准电路的另一个实施例的简图，所述校准电路具有温度无关参考电流生成。

图2a是温度无关参考电流生成电路的一个实施例的简图，其中，片上校准电阻器可以具有正的tco。

图2b是图2a的iptat电流生成电路的一个实施例的简图。

图2c1是电路的一个实施例的简图，所述电路用于当使用图1a的电路时向校准节点提供图2a的温度无关参考电流。

图2c2描绘了电路的一个实施例，所述电路当使用图1b的电路时向校准节点提供itiref。

图2d是温度无关参考电流生成电路的一个实施例的简图，其中，片上校准电阻器具有负的tco。

图3描述了使用片上校准电阻器来执行阻抗校准的过程的一个实施例。

图4a描绘了图1a的可变阻抗电路104的一个实施例。

图4b描绘了图1b的可变阻抗电路104的一个实施例。

图5示出了电路的一个实施例，所述电路用于根据供电电压来改变电压调制电阻器的电阻。

图6a是其中可以实践实施例的3d堆叠式非易失性存储器设备的透视图。

图6b是存储器设备(比如，图6a的3d堆叠式非易失性存储器设备)的功能框图。

图7描绘了具有直串的3d非易失性存储器设备的块的横截面视图。

具体实施方式

本文公开了可以在校准期间使用的用于生成温度无关参考电流的技术和装置。可以基于通过片上校准电阻器的电流来生成温度无关参考电流。在一个实施例中，温度无关参考电流用在zq校准电路中。在一个实施例中，温度无关参考电流基于参考电压和目标校准电阻。例如，温度无关参考电流可以等于参考电压除以目标校准电阻。在一个实施例中，对参考电压与zq校准电路中的校准电压进行比较。依据此比较的结果，可以调节可变阻抗以使可变阻抗接近于或等于目标校准电阻。

在一个实施例中，所述设备具有片上校准电阻器。这减轻了对于片外校准电阻器的需要。片外校准电阻器可能是昂贵的。花费的一部分可以用于为片外校准电阻器提供额外销或垫以便连接。此外，利用片外校准电阻器的zq校准可以是慢的。这样做的一个原因是垫或销上的电容性负载连接到片外校准电阻器。本文所公开的实施例提供了快速校准(例如，快速zq校准)。本文所公开的实施例提供了节约成本的校准(例如，节约成本的zq校准)。

片上校准电阻器的电阻可以取决于温度。例如，其电阻可以随着温度的升高而减小或增大。温度相关性可以由具有符号和大小的温度系数(tco)来表示。在此语境中对于正温度系数，意味着对于至少在所述设备正常操作的温度范围，电阻随着温度的升高而增大并且随着温度的降低而减小。在此语境中对于负温度系数，意味着对于至少在所述设备正常操作的温度范围，电阻随着温度的升高而减小并且随着温度的降低而增大。

注意，如果使用施加到电阻器的两个端子的恒定电压来操作电阻器，则通过电阻器的电流可以是温度的函数。例如，如果电阻随着温度的升高而下降，则电流将随着温度的升高而增大——考虑到恒定电压差异假设。

注意，用于执行校正的设备温度可以广泛变化。因此，响应于温度变化，片上校准电阻器的电阻可以随时间而变化。在一些实施例中，基于经过片上校准电阻器的电流来生成温度无关参考电流。在此，温度无关参考电流是指其大小不随温度变化而变化的参考电流。

在一个实施例中，片上校准电阻器的一个端子处的电压被调制为基本上消除片上校准电阻器的温度系数。这可以导致经过片上校准电阻器的电流与温度无关。例如，鉴于某个参考电压被施加至片上校准电阻器的一个端子，施加至另一端子的电压可以被调制为随温度变化，从而使得经过片上校准电阻器的电流无论温度如何变化都是恒定的。

图1a是电路100的一个实施例的简图，所述电路利用温度无关参考电流执行校准。在一个实施例中，电路100调节可变阻抗电路104的阻抗直到其阻抗与目标电阻(rt)匹配。所述电路可以用在zq校准进程以便确定例如校准码。然而，取代针对目标电阻使用片外电阻器，所述电路利用片上电阻器110来执行校准。在一个实施例中，电路100位于集成电路上。

温度无关参考电流生成电路106基于通过片上校准电阻器110的电流(icr)来生成温度无关参考电流(temperatureindependentreferencecurrent，itiref)112。尽管温度变化，温度无关参考电流生成电路106将温度无关参考电流(itiref)维持在恒定大小。本领域内的普通技术人员将理解，由于真实世界电路元件的非理想特性，维持在恒定大小可以包括相对于温度的温度无关参考电流(itiref)的大小中的一些小的变化。

由于例如制作片上校准电阻器所用的材料，片上校准电阻器110的电阻具有温度系数(tco)。在一个实施例中，tco是正的tco。也就是说，片上校准电阻器110的电阻锁着温度的升高而增大并且随着温度的降低而减小。在一个实施例中，tco是负的tco。也就是说，片上校准电阻器110的电阻锁着温度的升高而减小并且随着温度的降低而增大。在一个实施例中，电阻器110由多晶硅形成。然而，可以使用不同的半导体。在一个实施例中，电阻器110由掺杂半导体形成，比如，掺杂硅。此外，电阻器110可以由不是半导体的材料形成。在一个实施例中，电阻器110位于集成电路之内。

在图1a的电路100中，片上校准电阻器110具有施加至一个端子的参考电压vref。另一个端子被提供有调制电压vm。在一个实施例中，调制电压消除电阻器110的tco。本领域内的普通技术人员将理解，由于真实世界电路元件(包括那些提供调制电压的电路元件)的非理想特性，消除电阻器110的tco可以包括电阻器110的电阻的一些小的温度相关性。

在一个实施例中，通过消除电阻器110的tco，通过电阻器的电流(icr)与温度无关。因此，尽管温度变化，电流(icr)可以被维持在恒定大小。本领域内的普通技术人员将理解，由于真实世界电路元件的非理想特性，尽管温度变化，将电流(icr)维持在恒定大小可以包括相对于温度的与电流(icr)的大小中的一些小的变化。

对于具有tco的调制电压，意味着调制电压的大小是温度的函数。因此，正的tco对于调制电压意味着其大小随着温度的升高而增大并且随着温度的降低而减小。负的tco对于调制电压意味着其大小随着温度的升高而减小并且随着温度的降低而增大。

在一个实施例中，调制电压基本上消除电阻器110的tco。在一个实施例中，通过基本上消除电阻器110的tco，通过电阻器的电流(icr)基本上与温度无关。

可变阻抗电路104输出校准电流(ical)。在一个实施例中，ical是(v电源/2)/rt，其中，rt是目标校准电阻。校准逻辑102向可变阻抗电路104输出阻抗码(dac<n:0>)。在这个示例中，阻抗码具有n+1位。可变阻抗电路104基于阻抗码调节其阻抗。在一个实施例中，校准节点处的电压是v电源–(itiref*rvic)，其中，itiref是温度无关参考电流，而rvic是可变阻抗电路104在给定dac下的阻抗。校准节点处的电压可以被称为vcal。注意，校准电流(ical)的大小可以等于itiref。在一个实施例中，ical等于(v电源–vcal)/rvic。可以以多种方式实现校准逻辑102，包括但不限于状态机、处理器、数字逻辑或这些元件的任意组合。处理器可以执行存储在计算机可读存储器上的指令。

可变阻抗电路104可以包括多个电路元件，比如，晶体管。在一个实施例中，可变阻抗电路104响应于阻抗码(dac)的值来导通或切断那些晶体管以改变可变阻抗电路104的阻抗。在一个实施例中，可变阻抗电路104是二进制加权晶体管电路。在一个实施例中，可变阻抗电路104被配置成用于响应于“n+1”位阻抗码(dac)的不同值而具有2ⁿ⁺¹个不同的阻抗。图4a提供了图1a的可变阻抗电路104的一个实施例的进一步细节。

比较器108的反相输入端被提供有参考电压vref。在一个实施例中，vref是v电源的大小的一半。因此，在一个实施例中，ical等于(2vref–vcal)/rvic。比较器108将非反相输入端(例如，vcal)处的电压的大小与vref(提供至反相输入端)进行比较。在一个实施例中，itiref的大小基于参考电压(vref)和目标电阻(rt)，可变阻抗电路104被校准到所述目标电阻。在一个实施例中，以下等式成立：

itiref＝vref/rt(1)

在一个实施例中，除等式1外，以下等式成立：

vref＝v电源/2(2)

回想到，目标电阻(rt)可以是可变阻抗电路104被校准到电阻。片上校准电阻器110的电阻可以与目标电阻(rt)相关。然而，片上校准电阻器110的电阻不一定等于目标电阻(rt)。例如，电流和电阻都可以被按比例缩放在片上。例如，片上校准电阻器110的电阻可以从目标电阻被放大以允许片上电流被缩小。

比较器108向校准逻辑102输出信号(“标记”)，所述校准逻辑指示非反相输入端处的电压的大小是大于还是小于反相输入端处的电压的大小。校准逻辑102基于标记的值来调节阻抗码(dac)。在一个实施例中，如果标记指示校准节点处的电压过高(相对于vref)，则新的阻抗码将导致可变阻抗电路104增大其阻抗。在另一方面，如果标记指示校准节点处的电压过低(相对于vref)，则新的阻抗码(dac)将导致可变阻抗电路104减小其阻抗。在一个实施例中，执行二进制搜索以寻求新的阻抗码。在一个实施例中，执行线性搜索以寻找新的阻抗码。在一个实施例中，只要vcal高于vref，标记是“1”。在一个实施例中，当vcal稍微小于vref时，标记变成“0”，并且微调完成。在一个实施例中，在完成微调时，可变阻抗电路104中的pmos驱动器(例如，图4a中的402)的阻抗等于或稍微大于rt。

如上所述，图1a的电路可以与图4a的pmos驱动器一起使用。图1b描绘了类似于图1a的电路的电路的一个实施例，但是可以与nmos驱动器(比如，图4b中所描绘的那些)一起使用。注意，而在图1a中，可变阻抗电路连接在v电源与校准节点之间，在图1b中，可变阻抗电路连接在地与校准节点之间。图1b的电路100的操作类似于图1a的电路，具有一些差异。在图1b中，vcal等于itiref*rvic，其中，rvic是可变阻抗电路104在现有dac下的阻抗。在一个实施例中，在完成微调时，可变阻抗电路104中的nmos驱动器(例如，图4b中的驱动器422)的阻抗等于或稍微小于rt。

图2a是简图，提供了图1a或图1b的温度无关参考电流生成电路106的一个实施例的进一步细节。电路106包括片上校准电阻器110。片上校准电阻器110的电阻随着温度而变化。换句话说，片上校准电阻器110的电阻具有tco。例如，片上校准电阻器110的电阻可以随着温度的升高而增大(例如，电阻的tco是正的)。片上校准电阻器110的电压具有正的tco以保持恒定，这表示通过片上校准电阻器110的电流(icr)将随着温度的升高而减小。图2a的电路可以与具有正的tco的电阻器110一起使用。可替代地，片上校准电阻器110的电阻可以随着温度的升高而减小(例如，电阻的tco是负的)。随着对图2a的电路的适当修改，所述概念可以与具有负的tco的电阻器一起使用。图2d示出了可以与具有负的tco的电阻器一起使用的电路的一个实施例。对于具有负的tco的片上校准电阻器110，片上校准电阻器110上的电压保持恒定，这表示icr将随着温度的升高而增大。

片上校准电阻器110的tco是正的还是负的可以取决于制作电阻器110的材料、掺杂以及其他因素。例如，未掺杂硅的电阻率可以具有负的tco。然而，依据用于掺杂的杂质的类型以及掺杂浓度，掺杂硅可以具有正的tco或负的tco。此外，用于半导体的电阻率的tco的大小可以取决于用于掺杂的杂质的类型以及掺杂浓度。在一个实施例中，片上校准电阻器110由硅制作，所述硅掺杂有一种类型和浓度的杂质，所述杂质使得掺杂硅的电阻率具有正的tco。

片上校准电阻器110的一个端子被提供有来自运算放大器214的vref。注意，校准电阻器110的一个端子耦合到运算放大器214的非反相输入端。此外，运算放大器214的反相输入端被提供有vref。由于运算放大器214的非反相输入端被强制为vref，所以片上校准电阻器110的一个端子被提供有vref。

片上校准电阻器110的另一个端子被提供有调制电压(vm)。调制电压的大小可以是温度的函数。在此，这被称为具有tco的调制电压。这造成片上校准电阻器110上的电压是温度的函数。在一个实施例中，调制电压的tco消除片上校准电阻器110的电阻的tco。这可以造成通过片上校准电阻器110的电流(icr)与温度无关。因此，尽管温度变化，icr可以被维持在恒定大小。

在图2a的电路中，调制电压(vm)的大小可以低于vref的大小。因此，减小的vm的结果是片上校准电阻器110上的更大的电压，以及由此通过片上校准电阻器110的更大的电流(icr)。在一个这样的实施例中，vm具有负的tco以便消除片上校准电阻器110的正的tco。随着温度升高，校准电阻器的电阻可以增大，但是vm可以减小，从而使得尽管温度变化，通过校准电阻器的电流是恒定的。

通过片上校准电阻器110的电流(icr)也流经pmos晶体管222，其电流被镜像到pmos晶体管224。通过pmos晶体管224的电流可以用作温度无关参考电流(itiref)。注意，可能存在icr的一些缩放。例如，可以选择pmos晶体管224与pmos晶体管222的比例以放大或缩小电流icr。通过pmos晶体管224的电流或它的一些版本可以用于图1a或图1b中的温度无关参考电流(itiref)。例如，可以在将通过晶体管224的电流提供给图1a或图1b中的校准节点之前对其进行放大或缩小。然而，在一个实施例中，由于itiref基于icr，所以itiref与温度无关。因此，尽管温度变化，itiref可以被维持在恒定大小。在图2a中，传送电路270被描绘成用于向校准节点提供itiref。可以利用晶体管来实现传送电路270。例如，传送电路270可以是电流镜。图2c1和图2c2中描绘了示例传送电路270。

此外要注意，运算放大器214的输出端连接到pmos晶体管222的栅极端子以及pmos晶体管224的栅极端子。pmos晶体管222和224的源终端子也各自连接到电压源。因此，pmos晶体管222的漏极端子连接到运算放大器214的非反相输入端。

接着，将讨论生成调制电压(vm)的细节。调制电压(vm)的大小是至少部分基于与绝对温度成比例(proportionaltoabsolutetemperature)的电流(iptat)的。图2a描绘了iptat电流源201。可以通过带隙参考(bgr)电路来实现iptat电流源201。因此，可以通过带隙参考(bgr)电路来生成iptat。图2b中描绘了iptat电流源201的一个实施例。

iptat电流源201连接在供电电压与运算放大器202的反相输入端之间。运算放大器202的非反相输入端被提供有vbgp。由于电路配置，非反相输入端处的电压应该被强制为vbgp。

运算放大器202的输出端连接到nmos晶体管204的栅极端子。nmos晶体管204的源极端子连接到运算放大器202的反相输入端。nmos晶体管204的漏极端子连接到pmos晶体管208，所述pmos晶体管与pmos晶体管210一起形成电流镜。

带隙参考电阻器rbgr206连接到运算放大器202的反相输入端与地之间。rbgr206中的电流是iptat加上晶体管203的电流(被称为ictat)。此外，在电路操作期间，运算放大器202的反相输入端将被强制为vbgp。电阻器rbgr206的电阻将被称为“rbgr”。因此，电阻器rbgr206实际上具有提供给接收iptat和ictat的端子的vbgp。因此，ictat由等式3给出：

ictat＝vbgp/rbgr-iptat(3)

电流(ictat)还可以由等式4表达：

ictat＝vbgp/rbgr-vt*lnn/rptat(4)

电流ictat流经nmos晶体管204和pmos晶体管208。通过pmos晶体管208的电流被镜像到pmos晶体管210。注意，pmos晶体管208和pmos晶体管210的源极端子各自连接到供电电压，并且它们的栅极端子被连接。在一个实施例中，pmos晶体管208和210在尺寸上相似，从而使得通过晶体管210的电流基本上等于ictat。然而，pmos晶体管208和210不需要是相同的尺寸，其中，通过晶体管210的电流可以是ictat的缩放版本。pmos晶体管210的电流还可以流经电压调制电阻器rct212。在一个实施例中，这个电流是ictat。如上所述，这还可以是ictat的一些缩放版本。电压调制电阻器rct212连接到运算放大器216的反相输入端与地之间。因此，运算放大器216的反相输入端处的电压可以由等式5给出：

vrct＝ictat*rct(5)

运算放大器216的输出端连接到nmos晶体管218的栅极端子。nmos晶体管218的源极连接到地。nmos晶体管218的漏极连接到运算放大器216的非反相输入端。运算放大器216的非反相输入端处的电压可以被强制为vrct。因此，调制电压vm可以等于vrct。可以说，未接地的电压调制电阻器212的节点耦合到校准电阻器110的第二端子，因为电压vrct可以被提供给校准电阻器110的第二端子。

若干个子电路在温度无关参考电流生成电路106内被突出显示。电压调制电路232被配置成用于向校准电阻器110的端子之一提供调制电压(vm)。例如，电压调制电路232调制校准电阻器110的端子处的电压以便消除校准电阻器的温度系数。因此，经过校准电阻器110的电流可以与温度无关。电压调制电路232由iptat源201、电阻器206和212、运算放大器202和216以及晶体管204、208、210和218组成。其他电路元件可以用于电压调制电路232。电压调制电路232还可以被称为温度相关电压生成电路。温度相关电压生成电路可以被配置成用于生成校准电阻器110的第二端子处的电压(vm)，所述电压具有被配置成用于消除校准电阻器110的温度系数的温度系数。

参考电压电路236可以被配置成用于向校准电阻器110的另一个端子提供参考电压(vref)。参考电压电路236由运算放大器214和晶体管222组成。温度无关参考电流电路234可以被配置成用于从经过校准电阻器110的温度无关电流(icr)中得到温度无关参考电流(itiref)。温度无关参考电流电路234由校准电阻器110、晶体管222、晶体管224和传送电路270组成。其他电路元件可以用于温度无关参考电流电路234。

图2a中的若干电流软件可以一起被称为与温度成比例的电路，所述与温度成比例的电路被配置成用于提供通过电压调制电阻器212的与温度成比例的电流。具体地，电压调制电路232的向电压调制电阻器212提供电流的一部分可以用于该目的。那些元件包括iptat源201、运算放大器202、电阻器rbgr206以及晶体管204、208和210。其他电路元件可以用于与温度成比例的电路。

上述内容是电压调制电路232(也被称为温度相关电压生成电路)、参考电压电路236以及温度无关参考电流电路234的示例。然而，可以使用其他电路元件和配置。

图2b描绘了iptat源201一个实施例，所述iptat源可以用在图2a或图2d的电路106中。iptat源201包括运算放大器240、pmos晶体管248、pmos晶体管250、pmos晶体管252、rptat电阻器242、二极管244以及二极管246。pmos晶体管248、250和252的源终端子各自连接到电压源(v电源)。pmos晶体管248的漏极连接到运算放大器240的反相输入端。pmos晶体管250的漏极连接到运算放大器240的非反相输入端。pmos晶体管248、250和252的栅极各自连接到运算放大器240的输出端。

rptat电阻器242连接到运算放大器240的非反相输入端与二极管246之间。二极管246连接到rptat电阻器242与地之间。二极管244连接到运算放大器240的反相输入端与地之间。二极管244和二极管246具有1:n的比率。

iptat电流流经pmos晶体管252。在一个实施例中，pmos晶体管252的漏极连接到电阻器rbgr206(参见图2a)的一个端子。在一个实施例中，pmos晶体管252的漏极也连接到运算放大器202(参见图2a)的反相输入端。注意，图2a中描绘了电阻器rbgr206和运算放大器202。

iptat源201还可以用在图2d的电路中。在一个实施例中，pmos晶体管252的漏极连接到电阻器rct212(参见图2d)的一个端子。

图2c1描绘了传送电路270一个实施例，当使用图1a的电路时可以使用所述传送电路。传送电路270可以用在图2a或图2d的电路中。传送电路270将来自晶体管224的itiref提供给比较器108的非反相输入端。传送电路270包括nmos晶体管262和nmos晶体管260，其各自使它们的源极连接到地。nmos晶体管262和nmos晶体管260在电流镜配置中。nmos晶体管262的漏极连接到pmos晶体管224的漏极，以便接收来自pmos晶体管224的itiref。nmos晶体管260的漏极连接到比较器108的非反相输入端，以便向校准节点提供itiref。

nmos晶体管262和nmos晶体管260可以是相同的尺寸或者可以是不同的尺寸。因此，比较器108的非反相输入端处的itiref的版本可以是与流经晶体管224的itiref的版本相同的大小，可以被放大，或者可以被缩小。注意，图1a中也描绘了图比较器108，并且图2a中也描绘了晶体管224。

图2c2描绘了电路的一个实施例，所述电路当使用图1b的电路时向校准节点提供itiref。这个电路可以用在图2a或图2d的电路106中。在这个实施例中，不需要传送电路270。

图2d是温度无关参考电流生成电路的一个实施例的简图，其中，片上校准电阻器110具有负的tco。所述电路类似于图2a中的电路。注意，图2d描绘了电压调制电路232的与图2a中描绘的电压调制电路不同的实施例。差别在于iptat电流被直接提供给电阻器212。在图2d的电路中，片上校准电阻器110的电阻可以随着温度的升高而减小(例如，电阻的tco是负的)。片上校准电阻器110上的电压用于保持恒定，这表示通过片上校准电阻器110的电流(icr)将随着温度的升高而增大。在这个实施例中，vm具有tco以便消除片上校准电阻器110的负的tco。例如，在一个示例中，vm具有正的tco以便消除片上校准电阻器110的负的tco。随着温度升高，校准电阻器的电阻可以减小，但是vm可以增大，从而使得尽管温度变化，通过校准电阻器的电流是恒定的。注意，图2b的iptat源201还可以用在图2d的电路中。同样，来自图2c的传送电路270可以用在图2d的电路中。

图3描述了使用片上校准电阻器来执行阻抗校准的过程的一个实施例。所述过程可以由图1a、图1b、图2a、图2b、图2c1、图2c2和/或图2d来实现，但不限于此。在一个实施例中，所述过程执行zq校准。

在步骤302中，向片上校准电阻器的第一端子供应参考电压。在一个实施例中，参考电压电路236将参考电压(vref)提供给片上校准电阻器110的端子。

在步骤304中，生成补偿电压。补偿电压还可以被称为调制电压。在一个实施例中，电压调制电路232生成补偿电压。在一个实施例中，生成补偿电压包括生成与绝对温度(ptat)成比例的电流，以及基于ptat电流生成补偿电压。在一个实施例中，iptat电流源201生成iptat电流。在一个实施例中，基于iptat电流的电流被提供给电压调制电阻器212，在运算放大器216的反相输入端处创建补偿电压。

在步骤306中，向片上校准电阻器110的第二端子提供补偿(或调制)电压。在一个实施例中，电压调制电路232向片上校准电阻器110的第二端子提供补偿电压。更具体地，运算放大器216的非反相输入端连接到片上校准电阻器110的较低端子以提供vm。注意，运算放大器216和晶体管218的配置可以倾向于将非反相输入端处的电压强制成与运算放大器216的反相输入端处的电压相同。因此，在未接地的电压调制电阻器212的端子处创建的电压可以被提供给片上校准电阻器110。

在步骤308中，向校准节点提供温度无关参考电流。在一个实施例中，所述校准节点是图1a的比较器108的非反相输入端处的校准节点。在一个实施例中，所述校准节点是图1b的比较器108的非反相输入端处的校准节点。在一个实施例中，温度无关参考电流生成电路106向校准节点提供温度无关参考电流(例如，itiref)。在一个实施例中，温度无关参考电流电路234生成来自经过片上校准电阻器110的电流(icr)的itiref。在一个实施例中，温度无关参考电流基于参考电压和目标校准电阻。例如，温度无关参考电流可以满足等式1。

在步骤310中，向可变阻抗电路提供校准信号以使得可变阻抗电路改变其阻抗。在一个实施例中，校准逻辑102向可变阻抗电路104输出阻抗码(dac)。可变阻抗电路104基于阻抗码的值来改变其阻抗。在一个实施例中，可变阻抗电路104向校准节点输出ical。此外，ical和itiref可能是校准节点处仅有的显著电流。因此，ical可以具有与itiref相同的大小。因此，ical可以等于vref/rt。

在步骤312中，对校准电压的大小与参考电压的大小进行比较。比较器108基于比较结果输出标记，如以上所讨论的。

在步骤314中，基于比较结果调节校准信号。在一个实施例中，校准逻辑102基于标记的值来调节阻抗码(dac)。如已经所讨论的，这使得可变阻抗电路104调节其阻抗。可以重复步骤310至314直到可变阻抗电路的阻抗与目标电阻平衡达到期望的精确度水平。在一个实施例中，通过每次调节一个单位的阻抗码来执行线性搜索。在一个实施例中，执行线性搜索。可以执行除线性搜索和二进制搜索以外的搜索。

图4a描绘了图1a的可变阻抗电路104的一个实施例。在一个实施例中，可变阻抗电路104a是输出缓冲器的副本。因此，可变阻抗电路104可以被称为副本电路。在一个实施例中，它是二进制加权上拉副本。

可变阻抗电路104a包括晶体管402-0、402-1、402-2、402-3、402-4、402-5和402-6。在一个实施例中，晶体管402是p沟道晶体管。每个晶体管402的一个端子连接到供电电压v电源。每个晶体管的另一个端子连接到电阻器414。电阻器414连接到校准节点。这指的是图1a中的校准节点。

晶体管402中的每一个都由阻抗码dac_p<n:0>的位中的一个来控制其栅极。晶体管402-0由dac_p_0控制其栅极，dac_p_0指的是dac_p<n:0>中的最低有效位。晶体管402-1由dac_p_1控制其栅极。晶体管402-2由dac_p_2控制其栅极。晶体管402-3由dac_p_3控制其栅极。晶体管402-4由dac_p_4控制其栅极。晶体管402-5由dac_p_5控制其栅极。晶体管402-6由dac_p_6控制其栅极，dac_p_6指的是dac_p<n:0>中的最高有效位。对栅极的连接可以被称为对可变阻抗电路的输入。阻抗码的值可以用于选择哪个晶体管402是导通/切断的，以便控制电路104a的阻抗。

晶体管可以被“二进制加权”，从而使得晶体管402-0具有权重“1”，晶体管402-1具有权重“2”，晶体管402-2具有权重“4”，晶体管402-3具有权重“8”，晶体管402-4具有权重“16”，晶体管402-5具有权重“32”以及晶体管402-6具有权重“64”。对于权重，意味着晶体管对主要二进制加权上拉副本404a的阻抗的影响。

在一个实施例中，晶体管402具有二进制加权沟道宽度与长度的比率(w/l)。例如，二进制加权w/l可以是1x、2x、4x、8x、16x、32x和64x。晶体管w/l也可以被称为晶体管尺寸。

在一个实施例中，由多个晶体管来实现晶体管402。因此，将理解的是，晶体管402中的每一个可以表示一个或多个晶体管。此外，用于实现晶体管402-0至402-6的晶体管的数量间可能存在二进制关系。例如，可以利用单个晶体管来实现晶体管402-0，可以利用两个晶体管来实现晶体管402-1，可以利用四个晶体管来实现晶体管402-2等。在这个示例中，实现晶体管中的每一个可以具有相同的w/l。

图4b描绘了可变阻抗电路的一个实施例。这可以用在类似于图1b中所描绘的校准电路的校准电路中。在这种情况下，电路104b是二进制加权上拉副本。二进制加权上拉副本104b可以复制输出驱动器的一部分。二进制加权上拉副本104b包括晶体管422-0、422-1、422-2、422-3、422-4、422-5和422-6。在一个实施例中，晶体管422是n沟道晶体管。每个晶体管422的一个端子连接到可以接地的电压vss。每个晶体管的另一个端子连接到电阻器415。电阻器415连接到校准节点。

晶体管422中的每一个都由阻抗码dac_n<n:0>的位中的一个来控制其栅极。晶体管422-0由dac_n_0控制其栅极，dac_n_0指的是dac_n<n:0>中的最低有效位。晶体管422-1由dac_n_1控制其栅极。晶体管422-2由dac_n_2控制其栅极。晶体管422-3由dac_n_3控制其栅极。晶体管422-4由dac_n_4控制其栅极。晶体管422-5由dac_n_5控制其栅极。晶体管422-6由dac_n_6控制其栅极，dac_n_6指的是dac_n<n:0>中的最高有效位。对栅极的连接可以被称为对可变阻抗电路104b的输入。阻抗码的值可以用于选择哪个晶体管402是导通/切断的，以便控制电路104b的阻抗。

晶体管可以被“二进制加权”，从而使得晶体管422-0具有权重“1”，晶体管422-1具有权重“2”，晶体管422-2具有权重“4”，晶体管422-3具有权重“8”，晶体管422-4具有权重“16”，晶体管422-5具有权重“32”以及晶体管422-6具有权重“64”。对于权重，意味着晶体管对二进制加权上拉副本424a的阻抗的影响。

在一个实施例中，晶体管422具有二进制加权沟道宽度与长度的比率(w/l)。例如，二进制加权w/l可以是1x、2x、4x、8x、16x、32x和64x。晶体管w/l也可以被称为晶体管尺寸。

在一个实施例中，由多个晶体管实现二进制加权上拉副本414a的晶体管422。因此，将理解的是，晶体管422中的每一个可以表示一个或多个晶体管。此外，用于实现晶体管422-0至422-6的晶体管的数量间可能存在二进制关系。例如，可以利用单个晶体管来实现晶体管422-0，可以利用两个晶体管来实现晶体管422-1，可以利用四个晶体管来实现晶体管422-2等。在这个示例中，实现晶体管中的每一个可以具有相同的w/l。

注意，图4a和图4b中的示例是针对其中阻抗码是七位的情况。如果阻抗码大于或小于七位，则可以对图4a和图4b中的晶体管的数量进行相应的变化。

以下进一步详述了温度无关参考电流的生成。在一个实施例中，对于温度无关参考电流的目标由等式6给出。

itiref＝vref/rt(6)

在等式6中，rt是与可变阻抗电路104的阻抗进行比较的目标电阻。例如，这可以是针对zq校准的目标电阻。参考电压vref指的是图1a或图1b中的比较器108的反相输入端处的vref。如上所述，这可以是供电电压(v电源)的一半。概念上，rt可以被视为比较器108的非反相输入端与地之间的目标电阻。由于vref可以是v电源的一半，所以图1a(或图1b)的电路的目标可以被陈述为将可变阻抗电路104的阻抗校准为rt。更具体地，所述目标可以被陈述为调节可变阻抗电路104的阻抗直到它等于或至少接近于rt。

在通过片上校准电阻器110的电流的大小等于温度无关参考电流(itiref)的假设下，等式7如下：

(vref-vm)/rd＝vref/rt(7)

在等式7中，vref-vm指的是片上校准电阻器110上的电压。如以上所讨论的，片上校准电阻器110的电阻(rd)具有温度系数。

在一个实施例中，调制电压(vm)基于ptat电流。等式8a根据来自iptat电流源201的ptat电流和图2a中的其他元件描述了调制电压(vm)。回想到，当片上校准电阻器110具有正的tco时，可以使用图2a的电路。

调制电压(vm)具有等式8a中的两个部件。每个部件包括电压调制电阻器212的电阻(rct)乘以电流。回想到，通过晶体管208的电流(ictat)可以被反射到电压调制电阻器212。还回想到，通过晶体管208的电流可以具有两个部件。那些部件之一可以由vbgp/rbgr给出。这是由于通过运算放大器202被提供到电阻器rbgr206的vbgp的影响。其他电流是iptat电流。因此，在一个实施例中，ictat等于由vbgp/rbgr给出的部件减去iptat电流(参见等式4)。在等式8a中，根据波尔兹曼常数(k)、开尔文绝对温度(t)、电子(q)上的电荷的绝对值以及图2b的二极管比率(n)(参见二极管244和246)来表达iptat电流。在一个实施例中，rptat是图2a中的iptat电流源201的电阻。在一个实施例中，rptat是图2b中的rptat电阻器242的电阻。

等式8b根据来自iptat电流源201的ptat电流和图2d中的其他元件描述了调制电压(vm)。回想到，当片上校准电阻器110具有负的tco时，可以使用图2d的电路。

在一个实施例中，设计调制电压(vm)，从而使得通过片上校准电阻器110的电流(icr)与温度无关，如由等式9所指示的。

考虑到相对于温度为零的icr的导数，等式10a和10b中的以下情况可以适用于：

(10a)(当vmtco是负的时)

(10b)(当vmtco是正的时)

以下是等式7的复述，注意调制电压(vm)和片上校准电阻器(rd)的温度相关性：

一个实施例的目标是使得调制电压(vm)消除片上校准电阻器110的tco。这一目标由等式12反映，表达了针对调制电压的温度相关性的情况，以便消除片上校准电阻器的tco。在等式12中，tcord可以是有关形成片上校准电阻器110的(多种)材料(如果使用掺杂，则是在掺杂后)的电阻率的温度系数。换句话说，tcord可以是有关片上校准电阻器110的电阻的温度系数。在一个实施例中，tcord是正的值。然而，取决于因素，比如，制作片上校准电阻器的材料、掺杂水平、掺杂剂材料等，tcord可以是负的值。注意，无论片上校准电阻器的tco是正的还是负的，等式12可以成立。

等式13针对一个实施例给出了设计公式，其中，有关温度的调制电压(vm)的导数可以由等式12给出。

在一个实施例中，rptat的值可以是iptat电流源201的属性。在一个实施例中，rptat是图2b中的rptat电阻器242。根据已知的rptat的值，可以从等式12和13中确定对于rct而言合适的值。在使用图2a的电路的情况下，发现对于rct而言合适的值后，可以从例如具有对于vm而言适合水平的等式8a确定对于rbgr的值而言合适的值。

注意，可以微调片上校准电阻器110以针对过程变化进行补偿。例如，如果片上校准电阻器110由掺杂多晶硅形成，它的电阻可以取决于因素，如，晶粒边界的数量和大小、多晶硅的形状(长度、宽度和高度)、掺杂浓度等。在一个实施例中，微调片上校准电阻器110，从而使得在参考温度下，它的电阻等于目标电阻。

在一个实施例中，由于供电电压v电源的变化，电压调制电阻器rct212的电阻是可变的。图5示出了电路的一个实施例，所述电路用于根据供电电压来改变电压调制电阻器rct212的电阻。电源电压被提供给模拟数字转换器(adc)502。adc502生成与供电电压v电源的大小成比例的数字信号rs。数字信号rs被提供给电压调制电阻器rct212。电压调制电阻器rct212被配置成用于基于数字信号rs来修改其电阻。

在一些实施例中，阻抗校准电路100是存储器设备的一部分。以下讨论提供了示例存储器设备的结构的细节，所述存储器设备可以所提出的实现用于确定阻抗码的技术。

图6a是3d堆叠式非易失性存储器设备的透视图。存储器设备800包括衬底801。在衬底上或之上的是存储器单元(非易失性存储元件)的示例块blk0和blk1。同样在衬底上的是带有供所述块使用的电路的外围区域804。衬底801还可以承载这些块下的电路以及携带电路的信号的以导电路径形式被图案化的一个或多个下部金属层。这些块形成在存储器设备的中间区域802中。在存储器设备的上部区域803中，一个或多个上部金属层以导电路径形式被图案化以携带电路的信号。每个块包括存储器单元的堆叠区，在该堆叠区中所述堆叠的交替层级表示字线。在一种可能的方法中，每个块具有相对的分层侧面，竖直触点从这些侧面向上延伸至上部金属层以形成至导电路径的连接。尽管描绘了两个块作为示例，但是可以使用在x方向和/或y方向上延伸的附加块。此外，注意如果部件直接连接的或间接连接的，则认为部件是连接的。

在一种可能的方法中，在x方向上的平面的长度表示至字线的信号路径在一个或多个上部金属层中延伸的方向(字线方向或sgd线方向)，以及在y方向上的平面的宽度表示至位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。

图6b是存储器设备800(比如，图6a的3d堆叠式非易失性存储器设备800)的功能框图。存储器设备800可以包括一个或多个存储器管芯808。存储器管芯808包括存储器单元的存储器结构826，比如，储器单元的阵列、控制电路810以及读取/写入电路828。在3d配置中，存储器结构可以包括图8a的块blk0和blk1。存储器结构826可经由行解码器824通过字线以及经由列解码器832通过位线来寻址。读取/写入电路828包括多个感测块sb1，sb2，...，sbp(感测电路)，并且允许并行地对一页存储器单元进行读取或编程。通常，控制器822与一个或多个存储器管芯808一样包括在相同的存储器设备800(例如，可移除存储卡)中。在一些实施例中，一个控制器将与多个存储器管芯进行通信。命令和数据经由数据总线820在主机840与控制器822之间以及经由线818在控制器与一个或多个存储器管芯808之间传输。在一个实施例中，存储器管芯具有i/o电路700。i/o电路700可以包含输出缓冲器。在一个实施例中，利用图1的电路来执行输出缓冲器的zq校准。

存储器结构826可以是存储器单元(例如，nand闪速存储器单元)的二维结构或三维结构。存储器结构可以包括包含3d阵列的存储器单元的一个或多个阵列。存储器结构可以包括单片三维存储器结构，其中，多个存储器层级形成于单一基板(比如，晶片)上方而无介入中间的基板。存储器结构可以包括任何类型的非易失性存储器，所述非易失性存储器被单片式地形成为存储器单元的阵列的一个或多个物理级，所述存储器单元具有布置在硅衬底之上的有源区。存储器结构可以在非易失性存储器设备中，所述非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路在衬底之上或之内。

控制电路810与读取/写入电路828协作以对存储器结构826执行存储器操作，并且包括状态机812、片上地址解码器814以及功率控制模块816。状态机812提供存储器操作的芯片级控制。可以提供参数存储813用于存储操作参数。

片上地址解码器814提供主机或存储器控制器所使用的地址与解码器824和832所使用的硬件地址之间的地址接口。功率控制模块816在存储器操作期间对供应给字线和位线的功率和电压进行控制。它可以包括3d配置中用于字线层(wll)的驱动器、sgs和sgd晶体管以及源极线。在一种方法中，感测块可以包括位线驱动器。sgs晶体管是nand串的源极端处的选择栅极晶体管，而sgd晶体管是nand串的漏极端处的选择栅极晶体管。

在各个实施例中，控制电路810、状态机812、解码器814/824/832、功率控制模块816、感测块sb1，sb2，...，sbp、读取/写入电路828以及控制器822中的一个或多个可以被认为是至少一个或多个控制电路。

片外控制器822可以包括处理器822c以及存储设备(存储器)，比如，rom822a和ram822b。存储设备包括码比如指令的集合，而处理器822c可操作用于执行所述指令的集合以提供本文所描述的功能性。可替代地或另外地，处理器822c可以访问来自存储器结构(比如，一条或多条字线中的存储器单元的保留区域)的存储设备826a的码。

除nand闪速存储器之外，还可以使用其它类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备(如动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”))、非易失性存储器设备(如电阻式随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪速存储器(其还可以被考虑为eeprom的子集)、铁电随机存取存储器(“fram”)、和磁阻随机存取存储器(“mram”))、以及能够存储信息的其他半导体元件。每种类型的存储器设备可以具有不同的配置。例如，闪速存储器设备可以被配置成nand或nor配置。

存储器设备可由无源和/或有源元件以任何组合来形成。通过非限制性示例的方式，无源半导体存储器元件包括reram设备元件，在一些实施例中，所述元件包括如反熔丝或相变材料等电阻率切换存储元件以及(可选地)如二极管或晶体管等操控元件。进一步通过非限制性示例的方式，有源半导体存储器元件包括eeprom和闪速存储器设备元件，在一些实施例中，所述元件包括如浮栅、导电纳米颗粒、或电荷存储介电材料等包含了电荷存储区域的元件。

多个存储器元件可以被配置为使得它们串联连接或使得每个元件是可单独访问的。通过非限制性示例的方式，nand配置(nand闪速存储器)中的闪速存储器设备通常包含串联连接的存储器元件。nand串是串联连接的晶体管的集合的示例，所述串联连接的晶体管包括存储器单元和选择栅极晶体管。

nand闪速存储器阵列可以被配置为使得阵列由多个存储器串构成，其中，串由共享单个位线并作为群组被访问的多个存储器元件构成。可替代地，存储器元件可以被配置为使得每一个元件是可单独访问的(例如，nor存储器阵列)。nand和nor存储器配置是示例性的，并且存储器元件可以以其他方式配置。

位于基板内和/或其上方的半导体存储器元件可以被安排在两个或三个维度(如二维存储器结构或三维存储器结构)中。

在二维存储器结构中，半导体存储器元件被安排在单个平面或单个存储器设备级中。通常，在二维存储器结构中，存储器元件被安排在基本上平行于支撑存储器元件的衬底的主要表面而延伸的平面中(例如，在x-y方向平面中)。衬底可以是在其上方或在其中形成存储器元件层的晶片，或者其可以是在形成存储器元件之后附接至其上的载体衬底。作为非限制性示例，衬底可以包括如硅等半导体。

可以在单个存储器设备级中将存储器元件安排成有序阵列，比如在多个行和/或列中。然而，可以在非规则或非正交配置中排列存储器元件。存储器元件中的每个存储器元件可以具有两个或多个电极或接触线，比如位线和字线。

三维存储器阵列被安排成使得存储器元件占据多个平面或多个存储器设备级，由此在三个维度(即，在x方向、y方向和z方向上，其中，z方向基本上垂直于并且x和y方向基本上平行于衬底的主表面)中形成结构。

作为非限制性示例，三维存储器结构可以被竖直地安排成多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可以被安排成多个竖直列(例如，基本上垂直于衬底的主表面延伸的列，即，在y方向上)，每列具有多个存储器元件。可以在二维配置中(例如，在x-y平面中)安排所述列，导致存储器元件的三维安排，元件位于多个竖直堆叠的存储器平面上。存储器元件在三个维度中的其他配置也可以构成三维存储器阵列。

通过非限制性示例的方式，在三维nand存储器阵列中，存储器元件可以被耦合在一起，以便在单个水平(例如，x-y)存储器设备级内形成nand串。可替代地，存储器元件可以被耦合在一起，以便形成横跨多个水平存储器设备级的竖直nand串。可以设想其他三维配置，其中，一些nand串包含单个存储器级中的存储器元件，而其他串包含跨越多个存储器级的存储器元件。还可以在nor配置中和在reram配置中设计三维存储器阵列。

通常，在单片式三维存储器阵列中，在单个衬底上方形成一个或多个存储器设备级。可选地，单片式三维存储器阵列还可以具有至少部分地位于单个衬底内的一个或多个存储器层。作为非限制性示例，衬底可以包括如硅等半导体。在单片式三维阵列中，构成阵列的每个存储器设备级的层通常在阵列的基础存储器设备级的层上形成。然而，单片式三维存储器阵列的邻近存储器设备级的层可以被共享或在存储器设备级之间存在中间层。

然后，再次，二维阵列可以被单独地形成并且然后被封装在一起，以便形成具有多个存储器层的非单片式存储器设备。例如，非单片式堆叠存储器可以通过在单独地基板上形成存储器级然后将存储器级堆叠在彼此顶上来构造。可以减薄衬底或者可以在堆叠之前将其从存储器设备级中移除，但是因为存储器设备级最初地在单独的衬底上方形成，所以所产生的存储器阵列不是单片式三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片式或非单片式)可以在单独的片上形成然后被封装在一起，以便形成堆叠芯片存储器设备。

存储器元件的操作以及与存储器元件的通信通常需要相关联的电路。作为非限制性示例，存储器设备可以具有用于控制和驱动存储器元件完成如编程和读取等功能的电路。此相关联的电路可以位于与存储器元件相同的衬底上和/或位于单独的衬底上。例如，用于存储器读取-写入操作的控制器可以位于单独的控制器片上和/或位于与存储器元件相同的衬底上。

图7描绘了具有直串的3d非易失性存储器设备的块的横截面视图。所述块包含多个非易失性存储元件。这是可以用在图6b中的存储器阵列中的一个示例。堆叠777包含导电(sgs、wl0-wl5和sgd)层与绝缘(d0-d8)层的交替层。导电层可以是钨、高掺杂硅等。绝缘层可以是氮化硅等。在多层堆叠中描绘了与nand串nsb0至nsb5相对应的存储器单元的列。堆叠777包括衬底801、衬底上的绝缘膜709以及源极线slb0的一部分。nand串nsb0至nsb5各自位于不同的子块中，但是位于共同集合的nand串中。nsb0具有源极端603和漏极端701。还描绘了缝隙702与其他缝隙。缝隙可以由诸如氧化硅的绝缘体形成。还描绘了位线blb0的一部分。虚线描绘了存储器单元和选择栅极。存储器单元位于层wl0-wl5中。选择栅极位于层sgs和sgd中。

在各个实施例中，耦合到校准节点并且用于供应与输入码成比例的可变阻抗的可变阻抗装置可以包括可变阻抗电路104、可变阻抗电路104a、可变阻抗电路104b、多个晶体管402、多个晶体管422和/或其他硬件。其他实施例可以包括用于供应与输入码成比例的可变阻抗的相似或等效的装置。

在各个实施例中，用于调制具备具有正温度系数的电阻的校准电阻器处的电压以便基本上消除校准电阻器的正温度系数以使得经过校准电阻器的电流与温度无关的电压调制装置可以包括电压调制电路232、参考电压电路236、iptat源201、电阻器206和212、运算放大器202和216以及晶体管204，208，210和218、运算放大器214、晶体管222和/或其他硬件。iptat源201可以包括运算放大器240、pmos晶体管248、pmos晶体管250、pmos晶体管252、rptat电阻器242、二极管244以及二极管246。其他实施例可以包括用于调制具备具有正温度系数的电阻的校准电阻器处的电压以便基本上消除校准电阻器的正温度系数以使得经过校准电阻器的电流与温度无关的相似或等效的装置。

在各个实施例中，用于基于经过校准电阻器的电流向校准节点提供温度无关参考电流的温度无关参考电流提供装置可以包括温度无关参考电流电路234、片上校准电阻器110、晶体管222和224、温度无关参考电流生成电路106、传送电路(例如，电流镜)279、晶体管262、晶体管260和/或其他硬件。其他实施例可以包括用于基于经过校准电阻器的电流向校准节点提供温度无关参考电流的相似或等效装置。

在各个实施例中，用于对校准电压与参考电压进行比较以判定校准电压是小于还是大于参考电压的比较装置可以包括比较器108、运算放大器和/或其他硬件。其他实施例可以包括用于对校准电压与参考电压进行比较以判定校准电压是小于还是大于参考电压的相似或等效的装置。

在各个实施例中，用于响应于校准电压是小于还是大于参考电压而修改至可变阻抗装置的输入码的输入码修改装置可以包括校准逻辑102、处理器822c、状态机812、存储在rom822a和ram822b中的码、存储设备826a和/或其他硬件。其他实施例可以包括用于响应于所述校准电压是小于还是大于温度无关参考电流而修改至所述校准电流供应装置的输入码的相似或等效的装置。

本文所公开的其他实施例包括一种装置，所述装置包括参考电流生成电路的装置，所述参考电流生成电路被配置成用于基于通过位于集成电路上的校准电阻器的电流来生成温度无关参考电流并且用于向校准节点提供所述温度无关参考电流。所述装置进一步包括可变阻抗电路和比较器，所述可变阻抗电路耦合到校准节点，并且比较器具有耦合到校准节点的第一输入端和耦合到参考电压的第二输入端。

在一个实施例中，前一段中的所述装置进一步包括参考电压电路，所述参考电压电路被配置成用于向校准电阻器的第一端子提供基本上等于参考电压的电压。所述装置进一步包括电压调制电路，所述电压调制电路耦合到所述校准电阻器的所述第二端子，其中，所述电压调制电路被配置成用于调制所述校准电阻器的所述第二端子处的电压以便基本上消除所述校准电阻器的所述温度系数，其中，经过所述校准电阻器的电流与温度无关。所述装置进一步包括温度无关参考电流电路，所述温度无关参考电流电路被配置成用于从经过校准电阻器的温度无关电流中得到温度无关参考电流。

在一个实施例中，前两段中的任一段所述的装置的参考电流生成电路被配置成用于将所述温度无关参考电流生成为具有基本上等于所述参考电压除以所述可变阻抗电路正被校准到的目标电阻(rt)的大小。

在一个实施例中，前三段中的任一段所述的装置进一步包括逻辑，所述逻辑被配置成用于响应于由所述比较器输出的所述信号来修改所述可变阻抗电路的所述阻抗以便执行zq校准。

本文所公开的一个实施例包括一种方法，所述方法包括：向校准电阻器的第一端子供应参考电压，所述校准电阻器具备具有正温度系数的电阻，其中，所述校准电阻器位于集成电路上；生成具有负温度系数的补偿电压；向所述校准电阻器的第二端子提供所述补偿电压，其中，所述补偿电压基本上消除所述校准电阻器的所述正温度系数，其中，通过所述校准电阻器的电流具有与温度无关的大小；向校准节点提供温度无关参考电流，所述温度无关参考电流反映通过所述校准电阻器的所述电流，其中，所述温度无关参考电流基于所述参考电压和目标校准电阻；向可变阻抗电路提供校准信号以使得所述可变阻抗电路改变其阻抗；对所述校准节点处的校准电压与所述参考电压进行比较；以及基于对所述校准电压与所述参考电压进行比较的结果来调节所述校准信号。

本文所公开的一个实施例包括非易失性存储设备，所述非易失性存储设备包括多个非易失性存储元件、参考电流生成电路、可变阻抗电路、比较器以及校准电路。参考电流生成电路包括具有第一端子和第二端子的校准电阻器。所述第一端子耦合到提供第一电压的电压源。所述校准电阻器的电阻具有正温度系数。所述参考电流生成电路被配置成用于调制所述校准电阻器的所述第二端子处的第二电压以便消除所述校准电阻器的正温度系数，从而使得经过所述校准电阻器的电流与温度无关。所述参考电流生成电路被配置成用于基于经过校准电阻器的电流来向校准节点提供温度无关参考电流。所述可变阻抗电路耦合到所述校准节点。所述比较器具有耦合到所述校准节点的第一输入端以及耦合到提供参考电压的节点的第二输入端。所述比较器被配置成用于输出指示所述校准节点处的校准电压是大于还是小于参考电压的信号。所述校准电路被配置成用于基于指示校准电压是大于还是小于参考电压的所述信号来改变可变阻抗电路的阻抗。

本文所公开的一个实施例包括一种非易失性存储设备，所述非易失性存储设备包括三维存储器阵列，所述三维存储器阵列包括多个非易失性存储元件、校准电阻器、参考电流生成电路、可变阻抗电路以及比较器。所述校准电阻器具备具有正温度系数的电阻，其中，所述校准电阻器具有耦合到第一参考电压和第二参考电压的第一端子。所述参考电流生成电路可以被配置成用于生成具有负温度系数的补偿电压。所述参考电流生成电路可以被配置成用于向校准电阻器的第二端子提供补偿电压，其中，由于第一参考电压和补偿电压，在校准电阻器中流动的电流与温度无关。所述参考电流生成电路可以被配置成用于基于在校准电阻器中流动的电流来向校准节点提供温度无关参考电流。所述可变阻抗电路耦合到所述校准节点。所述比较器具有耦合到校准节点的第一输入端以及耦合到参考电压的第二输入端。所述比较器可以被配置成用于响应于所述校准节点处的校准电压与所述第二参考电压的比较而输出信号。

本领域技术人员将认识到，本技术不限于所述的二维和三维示例性结构，而是覆盖在如本文所述的以及如由本领域技术人员所理解的本技术的精神和范围内的所有相关的存储器结构。本发明的以上详细描述为了示例和描述的目的而给出。不旨在穷举或限制本发明到所公开的精确形式。根据以上教导很多修改和变型是可能的。为了最好地解释本发明的原理及其实际应用，选取了所描述的实施例，由此使得本领域技术人员能够以各个实施例以及适于所想到的特定用途的各种修改而最佳地利用本发明。旨在于让本发明的范围由所附权利要求限定。