电子设备的制作方法

文档序号:13450778
电子设备的制作方法
本公开涉及低压差稳压器领域,例如涉及电子设备,并且更具体地涉及一种低压差稳压器,该低压差稳压器针对高带宽和电源抑制利用低压镇流器晶体管,并且保护该低压镇流器晶体管免受电气过应力。

背景技术:
手持式电池供电型电子设备(比如平板计算机和智能电话)近年来已被广泛使用,其使用率不断提高,并且其附加功能定期地增加。此类电子设备中所使用的常见类型的稳压器已知为低压差(LDO)稳压器,该低压差稳压器可以借助小输入运行以输出电压差,并且提供高度效能和散热。一种典型的LDO稳压器包括误差放大器,该误差放大器控制场效应晶体管(FET)或双极结晶体管(BJT),以使得这个晶体管从输出节点吸收电流或向输出节点提供电流。误差放大器的一个输入端接收反馈信号,同时另一端接收参考信号。该误差放大器控制功率FET或BJT,以维持恒定的输出电压。功率FET或BJT典型地承受5V,意味着FET或BJT因此具有大面积和低跨导,然而,为了提供或吸收高电流,将需要较大的跨导,从而导致非常大尺寸的晶体管。这进而当LDO断电时导致高泄漏电流。另外,LDO的带宽受通向功率FET或BJT的高输入栅极或基极电容的限制。这种设计的另一缺陷是功率FET或BJT由于其尺寸而具有较大的栅极-漏极或基极-发射极电容和总的栅极-漏极电容,这导致高频电源噪声抑制的降级。在试图解决这些缺陷时,设想了附加的设计。例如,图1中示出了LDO100。在这个LDO中,放大器102使其反相端子耦合至参考电压V参考、使其非反相端子耦合用于接收反馈电压Vfb、并且使其输出端耦合至p沟道晶体管T1的栅极。P沟道晶体管T1使其源极耦合至电源电压Vdd并且使其漏极耦合至节点N1。P沟道晶体管T2使其源极耦合至节点N1、使其漏极耦合用于在节点N3处提供LDO的输出V输出,并且使其栅极耦合至放大器104的输出端。放大器104使其反相端子耦合至节点N1并且使其非反相端子耦合用于接收比较电压Vc。由串联耦合的电阻R1和R2形成的电阻式分压器耦合在节点N3与地之间。由R1和R2形成的电阻式分压器的中心抽头N2耦合至放大器102的非反相端子,以向其提供反馈电压Vfb。晶体管T1和T2是低电压设备,并且有待被保护不受电气过应力。当LDO100运行于正常通电模式时,T2由放大器104进行偏置,从而使得它充当开关。当LDO100断电时,节点N1被偏置从而使得T1或T2都不经历过应力。然而,在通电模式与断电模式之间、或在断电模式与通电模式之间过渡的过程中,节点N1可以与节点N3相比以不同的时间常数间歇地转到电源或地,其也可以转到地。晶体管T1可能被加压,因为它没有对抗这种过应力的保护措施,并且晶体管T2可能被加压因为它在反馈回路中。LDO稳压器的进一步发展对解决前述缺陷而言是必要的。

技术实现要素:
提供本概述以便引入以下在详细描述中进一步描述的一系列概念。本概述不旨在标识所要求保护的主题的关键特征或必要特征,也不旨在用作限定所要求保护的主题的范围的辅助内容。在此公开了一种电子设备,包括:低压差稳压器,所述低压差稳压器在中间节点处产生输出;电阻式分压器,所述电阻式分压器耦合在所述中间节点与地之间;其中,所述低压差稳压器从所述电阻式分压器的抽头节点接收反馈信号;晶体管,所述晶体管具有耦合至所述中间节点的第一导电端子、耦合至输出节点的第二导电端子、以及控制端子;第一阻抗,所述第一阻抗耦合至所述输出节点;第一开关,所述第一开关被配置成用于选择性地将所述第一阻抗耦合至电源节点;第二阻抗,所述第二阻抗耦合至所述输出节点;以及第二开关,所述第二开关被配置成用于选择性地将所述第二阻抗耦合至接地节点。所述晶体管包括低压薄栅氧化物晶体管。该电子设备进一步包括:控制电路,所述控制电路耦合至所述晶体管的所述控制端子并且耦合至所述第一和第二开关的控制端子,所述控制电路被配置成用于通过以下方式将所述电子设备切换至断电模式:关断晶体管;闭合所述第一和第二开关;以及关断所述低压差稳压器。当将所述电子设备切换至所述断电模式时,所述控制电路在关断所述晶体管之前闭合所述第一和第二开关。当将所述电子设备切换至所述断电模式时,所述控制电路在闭合所述第一和第二开关之前关断所述晶体管。当将所述电子设备切换至所述断电模式时,所述控制电路基本上同时地闭合所述第一和第二开关并且关断所述晶体管。所述控制电路被配置成用于通过以下方式将所述电子设备切换至通电模式:接通所述低压差稳压器;打开所述第一和第二开关;以及接通所述晶体管。当将所述电子设备切换至所述通电模式时,所述控制电路在接通所述晶体管之前打开所述第一和第二开关。当将所述电子设备切换至所述通电模式时,所述控制电路在打开所述第一和第二开关之前接通所述晶体管。当将所述电子设备切换至所述通电模式时,所述控制电路基本上同时地打开所述第一和第二开关并且接通所述晶体管。所述低压差稳压器包括:放大器,所述放大器接收参考信号和所述反馈信号作为输入,并且基于两者之差生成输出;第四开关,所述第四开关耦合在所述放大器的输出端子与所述电源节点之间;晶体管,所述晶体管具有耦合至所述电源节点的第一导电端子、耦合至所述中间节点的第二导电端子、以及由所述放大器的所述输出进行偏置的控制端子;第三开关,所述第三开关耦合在所述电源节点与所述低压差稳压器的所述晶体管的所述第二导电端子之间。所述控制电路通过闭合所述第三和第四开关并且关断所述放大器来关断所述低压差稳压器。所述控制电路被配置成用于通过以下方式将所述电子设备切换至通电模式:打开所述第三和第四开关;接通所述低压差稳压器;打开所述第一和第二开关;以及接通所述晶体管。所述第一阻抗包括一对串联连接的n沟道二极管耦合的晶体管。所述第二阻抗包括一对串联连接的n沟道二极管耦合的晶体管。所述第一开关包括:第一晶体管,所述第一晶体管具有耦合至所述电源节点的第一导电端子、耦合至所述输出节点的第二导电端子、以及由所述控制电路进行偏置的控制端子。所述第二开关包括:第二晶体管,所述第二晶体管具有耦合至所述输出节点的第一导电端子、耦合至地的第二导电端子、以及由所述控制电路进行偏置的控制端子。此次还公开了一种电子设备,包括:低压差稳压器,所述低压差稳压器在中间节点处产生输出;晶体管,所述晶体管具有耦合至所述中间节点的第一导电端子、耦合至输出节点的第二导电端子、以及控制端子;DC偏置电路,所述DC偏置电路耦合至所述输出节点;以及控制电路,所述控制电路耦合至所述晶体管的所述控制端子并且耦合至所述DC偏置电路,所述控制电路被配置成用于通过以下方式将所述电子设备切换至断电模式:关断所述晶体管,使用所述DC偏置电路在所述晶体管的所述第二导电端子处形成DC偏置,以及关断所述低压差稳压器;其中,所述控制电路被配置成用于通过以下方式将所述电子设备切换至通电模式:接通所述低压差稳压器,使用所述DC偏置电路从所述晶体管的所述第二导电端子移除所述DC偏置,以及接通所述晶体管。所述低压差稳压器包括:放大器,所述放大器接收参考信号和反馈信号作为输入,并且基于两者之差生成输出;第二开关,所述第二开关耦合在所述放大器的输出端子与电源节点之间;PMOS晶体管,所述PMOS晶体管具有耦合至所述电源节点的源极、耦合至所述中间节点的漏极、以及由所述放大器的所述输出进行偏置的栅极;第一开关,所述第一开关耦合在所述电源节点与所述低压差稳压器的所述PMOS晶体管的所述漏极之间;以及电阻式分压器,所述电阻式分压器串联耦合在所述中间节点与地之间;其中,所述电阻式分压器生成所述反馈信号。所述控制电路通过闭合所述第一和第二开关并且关断所述放大器来关断所述低压差稳压器。所述控制电路通过打开所述第一和第二开关并且接通所述放大器来接通所述低压差稳压器。附图说明图1是现有技术低压差稳压器的示意框图。图2是根据本公开的电子设备的示意框图。图3是图2的电子设备的更详细的示意框图。具体实施方式以下将描述本公开的一个或多个实施例。这些所描述的实施例仅是目前公开的技术的示例。此外,为了提供简洁的描述,本说明书中可能没有描述实际实现方式的一些特征。当介绍本公开的各实施例的元件时,冠词“一个”、“一种”和“该”旨在指具有这些元件中的一个或多个元件。术语“包括(comprising)”、“包括(including)”和“具有(having)”旨在是包容性的并且意味着可以存在除了所列出的元件以外的额外元件。参照图2,现在描述了包括低压差稳压器及其控制和偏置电路的电路50。电路50包括低压差稳压器60,该低压差稳压器接收参考信号V参考作为输入,并向中间节点N3提供输出。低压差稳压器60本身包括误差放大器52,该误差放大器在第一输入端(非反相端子)处接收参考信号,并且在第二输入端(反相端子)处接收反馈信号Vfb,并向节点N4提供输出。在电源电压Vdd与地之间为误差放大器52供电。电源电压Vdd可以是5V、2.5V、1.8V、1V(1V与5V之间的一个电压)或另一适当电压。低压差稳压器60包括低压p沟道晶体管M1,该p沟道晶体管在一些情况下可以是PMOS晶体管,并且在一些情况下可以是低压薄栅极氧化物晶体管。该低压p沟道晶体管M1充当低压差稳压器60的镇流器。该p沟道晶体管M1使其源极耦合至电源电压Vdd、使其漏极耦合至中间节点N3、并且使其栅极耦合至误差放大器52的输出端处的节点N4。开关SW4选择性地将节点N4(以及因而p沟道晶体管M1的栅极)耦合至电源电压Vdd。开关SW3选择性地将中间节点N3(以及因而p沟道晶体管M1的漏极)耦合至电源电压Vdd。第一电阻R1耦合在中间节点N3与节点N2之间,而第二电阻R2耦合在节点N2与开关SW6之间。开关SW6耦合在电阻R2与地之间。第一电阻R1与第二电阻R2可以具有相同的电阻值或者可以具有不同的电阻值,并且在一些情况下这些电阻R1、R2中的一个或两个可以是可编程的。R1和R2形成接收节点N3处的电压并输出反馈电压Vfb的电阻式分压器。另一低压p沟道晶体管M2使其源极耦合至中间节点N3、使其漏极耦合至输出节点N1、并且使其栅极通过开关SW5选择性地耦合至电源电压Vdd或地。这个p沟道晶体管M2在一些情况下还可以是PMOS晶体管。第一阻抗ZB1耦合至输出节点N1,并且通过开关SW1选择性地耦合至电源电压Vdd。第二阻抗ZB2也耦合至输出节点N1,并且通过开关SW2选择性地耦合至地。第一阻抗ZB1和第二阻抗ZB2可以具有相同的阻抗值,或者可以具有不同的阻抗值。这些开关SW1、SW2、SW3、SW4、SW5、和SW6耦合至控制电路62,该控制电路用于通过生成适当的控制信号来控制对这些开关的致动或退动。电路50可以运行于断电模式或通电模式。为了从断电情况切换成通电模式,控制电路62首先接通误差放大器52,并且然后打开开关SW6、SW4和SW3。这用于激活低压差稳压器60。然后,控制电路62打开开关SW2和SW1,在节点N1处将p沟道晶体管M2的漏极处存在的任何DC偏置移除。此后,控制电路62将开关SW5设置为将晶体管M2的栅极耦合至地,从而接通晶体管M2。在一些情况下,当切换至通电模式时,控制电路62可以打开开关SW2和SW1,并且基本上同时将开关SW5设置为将晶体管M2的栅极耦合至地。在其他情况下,控制电路62可以在打开开关SW2和SW1之前将开关SW5设置为将晶体管M2的栅极耦合至地。为了切换至断电模式,控制电路62首先将开关SW5设置为将p沟道晶体管M2的栅极耦合至电源电压Vdd,以便由此关断p沟道晶体管M2。然后,控制电路62闭合开关SW2和SW1,从而在p沟道晶体管M2的漏极处形成DC偏置。此后,控制电路62闭合开关SW6、SW4和SW3,从而将p沟道晶体管M1的漏极和栅极耦合至电源电压Vdd,由此关断p沟道晶体管M1。最后,误差放大器52被关断。在断电模式下,开关SW6、SW4和SW3的闭合保护p沟道晶体管M1,因为其源极、漏极和栅极均耦合至同一电源电压Vdd。类似地,在p沟道晶体管M2的漏极处由阻抗ZB1和ZB2形成的DC偏置有助于保护p沟道晶体管M2。在一些情况下,当切换至断电模式时,控制电路62可以闭合开关SW2和SW1,并且基本上同时将开关SW5设置为将晶体管M2的栅极耦合至电源节点Vdd。在其他情况下,控制电路62可以在闭合开关SW2和SW1之前将开关SW5设置为将晶体管M2的栅极耦合至电源节点Vdd。跨p沟道晶体管M2的电压降是最小的,并且p沟道晶体管M1或M2都不会受应力过度。然而,p沟道晶体管M1具有比现有技术设计中的镇流器晶体管更高的跨导,并且p沟道晶体管M1的尺寸可以比现有技术设计中的更小。由于p沟道晶体管M1的更小尺寸,栅极-漏极电容比现有技术设计中的要小。因此,p沟道晶体管M1可以被制造成使得电路50的带宽可以较高,并且电源抑制可以较高。可替代地,p沟道晶体管M1可以被制造成使得通过其中的静态电流基本上被降低,但其中,电路50的带宽和电源抑制保持与现有技术设备相同。另外参照图3,现在给出附加实施例的附加细节。图3中所示的电路50’与图2中所示的电路50同样地运行,因此不需要给出运行细节。在此,电阻R1’和R2’是电阻器,并且阻抗ZB1’和ZB2’各自是二极管耦合的n沟道晶体管(比如NMOS晶体管)对M3和M4、以及M5和M6。开关SW1’是具有耦合至电源电压Vdd的源极、耦合至阻抗ZB1’的漏极、和耦合至控制电路62的栅极的p沟道晶体管(比如PMOS晶体管)。开关SW2’是具有耦合至阻抗ZB2’的漏极、耦合至地的源极、和耦合至控制电路62的栅极的n沟道晶体管(比如NMOS晶体管)。开关SW3’是具有耦合至电源电压Vdd的源极、耦合至中间节点N3的漏极、和耦合至控制电路62的栅极的p沟道晶体管(比如PMOS晶体管)。开关SW4’是具有耦合至电源电压Vdd的源极、耦合至p沟道晶体管M1的栅极的漏极、和耦合至控制电路62的栅极的p沟道晶体管(比如PMOS晶体管)。开关SW6’是具有耦合至电阻R2的漏极、耦合至地的源极、和通过反相器61耦合至控制电路62的栅极的n沟道晶体管(比如NMOS晶体管)。已经关于有限数量的实施例描述了本公开,得益于本公开的本领域的技术人员将认识到可以设想不脱离如本文中所公开的本公开的范围的其他实施例。因此,本公开的范围应仅由所附权利要求书来限定。
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