一种数字低压差稳压器的制作方法

本实用新型涉及低压差稳压器领域，特别是一种数字低压差稳压器。

背景技术：

请参阅图1，其为现有的模拟电路的低压差稳压器的基本架构图。低压差稳压器即LDO的输出电压VOUT和参考电压VREF接在了一个误差放大器EA的两输入端。EA连同整个环路的高增益，使得EA输入虚短，即VOUT＝VREF。这种架构通常称为模拟LDO。这种架构具有负载LOAD响应速度快等特点。

但是，该架构的前提是要有一个高增益、快速响应的EA。EA属于模拟电路，上述的要求使得其必须工作在较高的电源电压。而随着现今片上系统SoC趋势的不断深化，为了提升整个SoC的电源效率，通常要求LDO工作在较低的电源电压(如0.6V)。这使得模拟LDO的结构很难被使用。

请参阅图2，其为现有的数字LDO的基本架构图。针对上述缺陷，现有技术提出了数字LDO，在这个架构中，EA被一个时钟CLK驱动的数字比较器CMP代替。CMP的输出为数字电平，代表了VOUT和VREF的高低关系。CMP的输出将驱动后级的n位移位寄存器。移位寄存器也由时钟CLK驱动。当CMP输出为1时，整体向上移一位；反之，CMP输出为0时，整体向下移一位。n位移位寄存器的输出将驱动n个功率晶体管阵列的开关，实现电流的变化。这种结构中，所有的元器件都是数字电路，因此相比模拟LDO可以工作在很低的电源电压，以及有较好的工艺缩小性(process scalability)。

然而，上述的数字LDO存在着速度，面积和静态功耗的折中。如图3所示，其为现有技术的数字LDO的时序图。从图3中可知，如果负载电流ILOAD很快的发生变化。在变化的瞬间，功率晶体管阵列提供的总电流IOUT是跟不上ILOAD变化的。这是因为IOUT基本正比于移位寄存器SR的输出n：只有当n能迅速跟随ILOAD变化时，IOUT才能跟上ILOAD，而不造成较大的VOUT电压降。然而，n的变化速度正比于SR的时钟CLK，而CLK的快慢又正比于电路的静态功耗。因此，想要IOUT跟上ILOAD的变化，必须要大幅度增加数字LDO的功耗，或采用一个较大的输出电容，在IOUT跟不上变化时提供电流ICAP，以产生的VOUT电压降。因此，数字LDO存在着速度，面积和静态功耗的折中。

为解决上述问题，有人提出了模拟协助的数字LDO(AA-DLDO)，其中AA为Analog-Assisted。具体方法如图4，其为模拟协助的数字LDO的架构图。功率晶体管阵列的反相器驱动级，其“地”端并不像图3一样直接接地，而是接在一个高通滤波器(由RC和CC构成)的输出VSSB。该高通滤波器的输入连接数字LDO的输出VOUT。也即负载电流高速变化导致VOUT的交流信息被反馈至VSSB。这个VSSB的交流变化传送到VG，使得在负载电流变化的瞬间单个功率晶体管能提供比静态时更多或更少的电流，在时钟不够快、n没发生变化的时候让IOUT跟上ILOAD的变化。而VSSB的直流点通过RC的偏置，依然在“地”，因此对数字LDO的静态工作没有影响。值得注意的是，此模拟协助的方法只对当前电流情况下处于导通的功率晶体管有效。当LDO最小负载电流需要n1个功率晶体管导通时，一般取n1≈1/5·n至1/10·n可获得较好的最小电流至最大电流变化的负载瞬态响应。

但是，上述架构依然存在着面积较大的问题。注意到所有的功率晶体管的驱动反相器的“地”都接到了VSSB上，使得该点存在较大寄生电容CP。CP主要来自反相器的源极寄生电容CS，和功率晶体管的栅极寄生电容CG。使用65nm工艺进行仿真，发现CP约2pF。而负载电流高速变化瞬间VOUT上的交流信息经由CC传递到VSSB时，ΔVSSB＝ΔVOUT·CC/(CC+CP),即CP将从VOUT上分压。如果CC取值不能远大于CP，VSSB耦合到的交流信号较小，将造成较大的VOUT电压降。因此，对于2pF级别的CP，CC经验取值>100pF。对于集成电路而言，这么大的电容将占据很大的面积，同时也降低了数字LDO的整体性能指标(FOM)：

FOM＝CC·ΔVOUT·IQ/IOUT_MAX²。FOM越小，LDO的性能越好。

技术实现要素：

本实用新型的目的在于克服现有技术的缺点与不足，提供了一种综合性能高、芯片面积小的数字低压差稳压器。

本实用新型通过以下的方案实现：一种数字低压差稳压器，包括数字比较器、移位寄存器、第一晶体管阵列、第二晶体管阵列、第一电容、第一电阻和负载；

所述数字比较器的正向输入端与参考电压连接，所述数字比较器的反向输入端与输出电压连接，所述数字比较器输出端与移位寄存器的输入端连接；

所述移位寄存器的输出端与第一晶体管阵列的电压输入端连接；

所述第一晶体管阵列的电流输出端通过所述负载接地，同时与数字比较器的反向输入端连接；

所述第二晶体管阵列的电压输入端与电源电压连接，第二晶体管阵列的电流输出端通过所述负载接地，所述第二晶体管阵列的接地端通过第一电阻接地，同时通过第一电容与第二晶体管阵列的电流输出端连接。

进一步，所述第一晶体管阵列包括多片晶体管电路，每片晶体管电路包括第一反相器和第三场效应管；

所述第一反相器包括第一P沟道场效应管和第一N沟道场效应管；所述第一P沟道场效应管的栅极和第一N沟道场效应管的栅极相互连接，作为第一晶体管阵列的电压输入端，并同时与所述移位寄存器的输出端连接；所述第一P沟道场效应管的漏极与电源电压连接，第一P沟道场效应管的源极与第一N沟道场效应管的漏极连接，第一N沟道场效应管的源极接地，同时通过第二电容接地；

所述第三场效应管的栅极与第一P沟道场效应管的漏极连接，同时通过第三电容接地；所述第三场效应管的漏极接电源电压；所述第三场效应管的源极作为第一晶体管阵列的电流输出端与所述负载连接。

进一步，所述第二晶体管阵列包括多片晶体管电路，每片晶体管电路包括第二反相器和第四场效应管；

所述第二反相器包括第二P沟道场效应管和第二N沟道场效应管；所述第二P沟道场效应管的栅极和第二N沟道场效应管的栅极相互连接，作为第二晶体管阵列的电压输入端，并同时与电源电压连接；所述第二P沟道场效应管的漏极与电源电压连接，第二P沟道场效应管的源极与第二N沟道场效应管的漏极连接，第二N沟道场效应管的源极作为接地端通过第一电阻接地，同时通过第四电容接地；

所述第四场效应管的栅极与第二P沟道场效应管的漏极连接，同时通过第五电容接地；所述第四场效应管的漏极接电源电压；所述第四场效应管的源极作为第二晶体管阵列的电流输出端与所述负载连接。

进一步，所述第一晶体管阵列和第二晶体管阵列的晶体管电路的总数为n，其中第二晶体管阵列的数量为m，第二晶体管阵列的数量为n-m；所述m的取值在1/10n～1/5n之间。

相比于现有技术，本实用新型极大的减小了VSSB点的寄生电容CP。所述的寄生电容CP是由自反相器的源极寄生电容CS，和功率晶体管的栅极寄生电容CG所产生的等效电容。如果m≈1/5·n至1/10·n，连接在VSSB上的电容仅为原来的m/n，即原来的1/5至1/10。因此，对于上文所说的电容分压效应减小，因此CC取原来的1/5至1/10即可满足远大于CP的要求。

考虑FOM的公式FOM＝CC·ΔVOUT·IQ/IOUT_MAX²，本实用新型在其他指标完全相同的情况下，将CC降为原来的1/5至1/10，也即获得了原方案5倍～10倍的综合性能，节省了芯片面积。

为了更好地理解和实施，下面结合附图详细说明本实用新型。

附图说明

图1是现有的模拟电路的低压差稳压器的基本架构图。

图2是现有的数字LDO的基本架构图。

图3是现有技术数字LDO的时序图。

图4是模拟协助的数字LDO的架构图。

图5是本实用新型的数字低压差稳压器的架构图。

图6是本实用新型的数字低压差稳压器的效果示意图。

具体实施方式

以下结合实施例及附图对本实用新型作进一步详细的描述，但本实用新型的实施方式不限于此。

本实用新型为了解决现有技术中的缺陷，提供了一种综合性能高、芯片面积小的数字低压差稳压器，具体方案通过以下实施例进行说明。

请参阅图5，其为本实用新型的数字低压差稳压器的架构图。本实用新型提供了一种数字低压差稳压器，包括数字比较器CMP、移位寄存器SR、第一晶体管阵列、第二晶体管阵列、第一电容CC、第一电阻RC和负载LOAD。

所述数字比较器CMP的正向输入端与参考电压VREF连接，所述数字比较器CMP的反向输入端与输出电压VOUT连接，所述数字比较器CMP输出端与移位寄存器SR的输入端连接；

所述移位寄存器SR的输出端与第一晶体管阵列的电压输入端连接；

具体的，所述数字比较器CMP和移位寄存器SR同时接入同一个时钟信号CLK。

所述第一晶体管阵列的电流输出端IOUT1通过所述负载LOAD接地，同时与数字比较器CMP的反向输入端连接。

所述第二晶体管阵列的电压输入端与电源电压VDD连接，第二晶体管阵列的电流输出端IOUT2通过所述负载LOAD接地，所述第二晶体管阵列的接地端通过第一电阻RC接地，同时通过第一电容CC与第二晶体管阵列的电流输出端连接。

进一步，所述第一晶体管阵列包括多片晶体管电路，每片晶体管电路包括第一反相器和第三场效应管M3；

所述第一反相器包括第一P沟道场效应管MP1和第一N沟道场效应管MN1；所述第一P沟道场效应管MP1的栅极和第一N沟道场效应管MN1的栅极相互连接，作为第一晶体管阵列的电压输入端，并同时与所述移位寄存器SR的输出端连接。所述第一P沟道场效应管MP1的漏极与电源电压连接，第一P沟道场效应管MP1的源极与第一N沟道场效应管MN1的漏极连接，第一N沟道场效应管MN1的源极接地，同时通过第二电容CS1接地。

所述第三场效应管M3的栅极与第一P沟道场效应管MP1的漏极连接，同时通过第三电容CG1接地；所述第三场效应管M3的漏极接电源电压；所述第三场效应管M3的源极作为第一晶体管阵列的电流输出端与所述负载LOAD连接。

进一步，所述第二晶体管阵列包括多片晶体管电路，每片晶体管电路包括第二反相器和第四场效应管M4。

所述第二反相器包括第二P沟道场效应管MP2和第二N沟道场效应管MN2。所述第二P沟道场效应管MP2的栅极和第二N沟道场效应管MN2的栅极相互连接，作为第二晶体管阵列的电压输入端，并同时与电源电压连接；所述第二P沟道场效应管MP2的漏极与电源电压连接，第二P沟道场效应管MP2的源极与第二N沟道场效应管MN2的漏极连接，第二N沟道场效应管MN2的源极作为接地端通过第一电阻RC接地，同时通过第四电容CS2接地。

所述第四场效应管M4的栅极与第二P沟道场效应管MP2的漏极连接，同时通过第五电容CS2接地。所述第四场效应管M4的漏极接电源电压；所述第四场效应管M4的源极作为第二晶体管阵列的电流输出端与所述负载LOAD连接。

进一步，所述第一晶体管阵列和第二晶体管阵列的晶体管电路的总数为n，其中第二晶体管阵列的数量为m，第二晶体管阵列的数量为n-m；所述m的取值在1/10n～1/5n之间。

本实用新型把功率晶体管阵列分成了两部分。一部分的宽度为m(提供的输出电流为IOUT2)，其如附图5所示，其中但反相器的输入并不接移位寄存器，而是接电源电压VDD。另一部分的宽度为n-m(提供的输出电流为IOUT1)，连接如附图5所示。

进一步请同时参阅图6，其为本实用新型的数字低压差稳压器的效果示意图。以负载电流ILOAD从低到高发生变化为例，此时IOUT1受有限速度时钟的影响，依然缓慢变化。而IOUT2则由于上文所述的模拟协助，能在变化瞬间产生较大的电流。输出电流总的效果为IOUT1+IOUT2，依然能快速跟随ILOAD的变化，降低负载电流变化导致的ΔVOUT。由于模拟协助方法只对当前电流情况下处于导通的功率晶体管有效，因此，只需取m对应LDO的最小电流。一般取m≈1/5·n至1/10·n可获得较好的负载瞬态响应。

相比于现有技术，本实用新型极大的减小了VSSB点的寄生电容CP。所述的寄生电容CP是由自反相器的源极(即本实施例中的第一N沟道场效应管MN1和第二N沟道场效应管MN2)寄生电容CS，和功率晶体管(即本实施例中的第三场效应管M3和第四场效应管M4)的栅极寄生电容CG所产生的等效电容。如果m≈1/5·n至1/10·n，连接在VSSB上的电容仅为原来的m/n，即原来的1/5至1/10。因此，对于上文所说的电容分压效应减小，因此CC取原来的1/5至1/10即可满足远大于CP的要求。

考虑FOM的公式FOM＝CC·ΔVOUT·IQ/IOUT_MAX²，本实用新型在其他指标完全相同的情况下，将CC降为原来的1/5至1/10，也即获得了原方案5倍～10倍的综合性能，节省了芯片面积。

上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受上述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。