调节器的制作方法

本公开涉及调节器(regulator)，更具体地，涉及芯片上(on-chip)调节器。

背景技术：

在集成电路中广泛地使用调节器(regulator)。在诸如CMOS图像传感器(CIS)的CMOS集成电路中广泛地使用芯片上(on-chip)电压调节器。调节器可以向芯片上或中的其他电路(比如，内部电路)提供更好质量的电源。

因此，需要提供改进的低压降(LDO)调节器。

技术实现要素：

根据本公开的一个方面，提供了一种芯片上的调节器，包括：输入端，用于接收来自芯片外部的电源；输出端，用于提供电源输出；输出模块，用于接收所述电源，并提供所述电源输出，其中所述输出模块包括传输晶体管，所述传输晶体管具有控制电极电容，所述控制电极电容使得所述调节器在频率响应中呈现次要极点；放大器，其接收参考电压和与所述电源输出相关联的第一反馈信号，并提供用于稳定所述电源输出的调节信号；缓冲级，其接收所述调节信号，并提供控制信号到所述输出模块的控制端子，其中所述缓冲级被配置为呈现比所述放大器的输出阻抗低的输出阻抗，并被配置为使得所述次要极点在期望的增益频率范围之外。

根据本公开的另一方面，提供了一种芯片，其包括根据任意实施例的调节器。

根据本公开的实施例，可以提供改进的调节器，可以降低调节器所占用的芯片面积。根据本公开的一些实施例，由于缓冲级的输出可以从下电源轨(例如，GND)到上电源轨(VPS)，因此可以提高调节器的性能。根据本公开的一些实施例，还可以提高调节器的稳定性和可靠性。根据本公开的一些实施例，还可以提高对工艺和器件变化的鲁棒性。根据本公开的一些实施例，可以改善IC产率。

根据本公开实施例的调节器可以具有低的压降，并可以支持高的电流负载范围。根据本公开的一些实施例，可以提供输出轨到轨的缓冲级，从而可以减小功率MOSFET的尺寸。根据本公开的一些实施例，在调节器中采用了更准确的电流感测电路，从而改善了调节器性能，并可以确保调节器对于PVT测试和在不同制造厂商制造时的稳定性。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。

附图说明

附图构成说明书的一部分，示出了本公开的一些实施例，并且连同说明书一起用于解释本公开的原理。根据下面参照附图的详细描述，可以更加清楚地理解本公开，在附图中：

图1是示出根据本公开一个实施例的包括调节器的芯片的示意图；

图2示出了根据本公开一个实施例的芯片上的调节器的示意图；

图3示出了根据本公开一个实施例的调节器的示意图；

图4示出了根据本公开一个实施例的进一步改进的调节器的示意图；

图5示出了根据本公开进一步实施例的调节器的示意图。

注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。

具体实施方式

现在将参照附图来详细描述本公开的各种示例性实施例。应注意：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。另外，对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。

在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。

在本说明书中，“调节器”是指其部分或整体能够通过利用半导体元件的半导体特性而工作的所有装置，因此，电光装置、光电装置、半导体电路及电子设备等都是调节器。

如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。

上述描述可以指示被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。

另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。

还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。

在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。

以下对至少一个示例性实施例的描述仅仅是说明性的，并非是对本公开及其应用或使用的任何限制。

调节器通常需要具有低的压降(dropout)以提供足够的电压净空(headroom)。由于芯片可能在多种可能的具有非常不同的功率状态的情况下工作，例如从非常低功率状态(如，省电的待机状态)到高功率状态(如，高性能状态，例如呈现4K清晰度的视频流的情况)，因此调节器需要能够支持多种负载情况。在不同的负载情况下，在芯片中以及在调节器中可能存在多种瞬态情形。因此，调节器需要在期望的工作范围内保持其输出电压相对精确，基本(或者尽可能)保持稳定。另外，调节器的大小或所占芯片面积需要最小化，以降低其在整个芯片中所占的成本。

为了满足低压降需求，在LDO中通常使用PMOS功率MOSFET(金属-氧化物-半导体场效应晶体管)。这里所使用的术语“功率MOSFET”或“功率晶体管”或“功率器件”仅仅是用于说明这样的器件或晶体管是用于提供电源到其他电路或内部电路，以与其他的晶体管(如，用于逻辑或像素单元的晶体管)区分开。因此，功率晶体管或功率MOSFET也常被传输晶体管(pass transistor)。以下称其为传输晶体管。

传输晶体管通常尺寸较大，以支持高的输出电流。然而，由于其尺寸大，传输晶体管的控制电极(栅极)处可能会存在大的控制电极电容(栅极电容)。从而，导致在调节器的频率响应中可能存在主极点之外的低频极点。这会影响调节器的稳定性。

本申请的发明人有鉴于对上述问题的认识，在深入的研究之后，提出了在此公开的解决方案和技术，以至少减轻或者克服上面以及下面可能提到的问题中的一个或多个。

图1是示出根据本公开一个实施例的包括调节器的芯片的示意图。如图1所示，芯片100包括调节器101。调节器101可以从外部接收电源，如VAA，并将该电源调节以供芯片的内部电路或其他电路105使用，如调节为VAAPIX_int，以供诸如像素阵列、升压器、驱动器等使用。

在图1所示的示例中，芯片还可以从外部直接接收VAAPIX，以经过功率开关103提供给芯片的内部电路或其他电路105使用。图1中还示出了功率开关107，其将从外部获得电源VAA提供到其他的模拟电路109供其使用。

图2示出了根据本公开一个实施例的芯片上的调节器的示意图。如图2所示，调节器200包括输入端IN，用于接收来自芯片外部的电源VIN。调节器200还包括输出端OUT，用于提供电源输出Vout。该电源输出Vout可以被提供到例如芯片的内部电路。

调节器200还包括输出模块201，如图2中的201所指示的虚线框所示。输出模块201用于接收所述电源，并提供所述电源输出。输出模块201可以具有第一端子、第二端子和控制端子。第一端子连接到输入端IN。第二端子连接到输出端OUT。

调节器200还包括放大器203，其接收参考电压VREF和与电源输出Vout相关联的第一反馈信号(FB1)209，并提供用于稳定电源输出的调节信号211。在此意义上，放大器203也可以被称为误差放大器。参考电压VREF可以由外部提供，或者由芯片上的其他电路(例如，通过诸如带隙基准源的基准源)提供。

调节器200还包括缓冲级205，其接收调节信号211，并提供控制信号213到输出模块201的控制端子。缓冲级205可以被配置为呈现比放大器203的输出阻抗低的输出阻抗，以增加输出模块201在期望增益下的频率响应范围。

一般地，在目标增益的±3dB的范围内，可以认为这样的增益是合乎期望的。与此对应的频率范围可以被认为是电路(如在此说明的调节器)在期望增益下的频率响应范围。在大多的实施例中，目标增益可以是单位增益(unit gain)。单位增益频率范围可以是其中所述输出模块201基本具有单位增益的频率的范围。如前所述的，在单位增益的±3dB的范围内，可以认为电路基本具有单位增益。

这里，如图2中所示，输出模块201可以包括传输晶体管Mp。传输晶体管Mp的第一电流承载电极(例如，源极S)连接到输出模块201的第一端子(因此，该第一端子也可以以S来标示)，并因此连接到输入端IN。传输晶体管Mp的第二电流承载电极(例如，漏极D)连接到输出模块201的第二端子(因此，该第二端子也可以以D来标示)，并因此连接到输出端OUT。传输晶体管Mp的控制电极(例如，栅极G)连接到输出模块201的控制端子(因此，该控制端子也可以以G来标示)，并因此连接到缓冲级205的输出。在图2的示例中，晶体管Mp是P型MOS晶体管。然而应理解，本公开并不限于此。

在一些实现方式中，传输晶体管Mp的尺寸(例如，栅宽/栅长比(假设其他条件相同))可以为其他晶体管(例如构成放大器203和缓冲级205的晶体管，或者逻辑中的晶体管或像素单元中的晶体管)的尺寸的百倍、千倍、万倍甚至更高的量级。因此，传输晶体管Mp的控制电极电容(栅极电容)可以为其他晶体管的控制电极电容的百倍、千倍、万倍甚至更高。

图2中示意性地示出了传输晶体管Mp的栅极电容Cp。大的栅极电容Cp可能会导致到地(例如，衬底)的电容性通路。栅极电容Cp使得调节器在频率响应中呈现次要极点。顺带说明，本领域技术人员将容易理解，一般地，在电路的频率分析中，频率最低的极点被称作主极点。更高频率的极点可以被称为次要极点。根据本公开的实施例，可以通过提供缓冲级来使得次要极点在期望的增益频率范围之外。

调节器200还可以包括反馈电路207。反馈电路207连接在所述输出端OUT和低电位参考节点(例如，地)之间，用于提供第一反馈信号FB1到放大器203。在图2的示例中，反馈电路207包括串联连接的电阻器R1和R2。从二者之间的节点提供反馈信号FB1。这里，反馈电路207还可以用于调节电源输出Vout的电压。

另外，如图2所示，误差放大器203接收另外的电源电压VDD来工作。应理解，这仅仅是示例性的。在某些实现方式中，放大器203可以接收不同于VIN的电源电压，也可以替代地接收VIN来作为电源，或者也可以接收Vout作为电源电压来工作。

另外，图中还示出了连接到输出OUT的负载。作为示例，负载可以包括(但不限于)下列中的一个或多个或其组合：阻性负载ESR、电容性负载(以电容器以Co和Cb作为示例)、电流源Ir等等。

图3示出了根据本公开一个实施例的调节器的示意图。如图3所示，调节器300包括输入端IN，用于接收来自芯片外部的电源VIN，还包括输出端OUT，用于提供电源输出Vout。调节器300还包括输出模块301，如图3中的301所指示的虚线框所示。输出模块301可以具有第一端子、第二端子和控制端子。第一端子连接到输入端IN。第二端子连接到输出端OUT。

调节器300还包括放大器303，其接收参考电压VREF和与电源输出Vout相关联的第一反馈信号(FB1)，并提供用于稳定电源输出的调节信号(未标示出)。

调节器300还包括缓冲级305，其接收调节信号，并提供控制信号到输出模块301的控制端子。缓冲级305可以被配置为呈现比放大器303的输出阻抗低的输出阻抗，以增加输出模块301在期望增益下的频率响应范围。

这里，如图3中所示，输出模块301可以包括传输晶体管Mp。传输晶体管Mp的第一电流承载电极(例如，源极)连接到输出模块301的第一端子，并因此连接到输入端IN。传输晶体管Mp的第二电流承载电极(例如，漏极D)连接到输出模块301的第二端子，并因此连接到输出端OUT。传输晶体管Mp的控制电极(例如，栅极G)连接到输出模块301的控制端子(因此，该控制端子也可以以G来标示)，并因此连接到缓冲级305的输出。

在该示例中，晶体管Mp可以是P型MOS晶体管。传输晶体管Mp的尺寸(例如，栅宽/栅长比(假设其他条件相同))可以为其他晶体管(例如构成放大器303和缓冲级305的晶体管，或者逻辑中的晶体管或像素单元中的晶体管)的尺寸的百倍、千倍、万倍甚至更高的量级。相应地，传输晶体管Mp的控制电极电容(栅极电容)可以为其他晶体管的控制电极电容的百倍、千倍、万倍甚至更高。

如图3中所示，缓冲级305可以包括：第一缓冲模块3051和提供偏置电流的第一偏置电路3053。缓冲级305被配置为呈现比放大器303的输出阻抗低的输出阻抗。第一缓冲模块3051可以具有第一端子、第二端子和控制端子。第一缓冲模块3051的控制端子连接到放大器303的输出端(即，节点N1)以接收放大器303输出的调节信号。第一缓冲模块3051的第一端子连接到第一偏置电路3053的第一端(节点N2)，并连接到输出模块301的控制端子(并因此连接到传输晶体管Mp的栅极)。

第一偏置电路3053的第二端可以连接到输入端IN以接收输入的电源电压VIN，或者可以连接以接收其他的电源电压VPS。换而言之，电源VPS可以与输入的电源VIN相同或不同。

在示例实现方式中，第一缓冲模块3051可以包括第一晶体管M1。第一晶体管M1的控制电极(例如，栅极)可以连接到第一缓冲模块3051的控制端子，第一晶体管的第一电流承载电极(例如，源极)可以连接到第一缓冲模块3051的第一端子(节点N2)。第一晶体管的第二电流承载电极(例如，漏极)可以连接到低电位参考节点NL(例如但不限于，地)。在其他实施例中，第一晶体管的第二电流承载电极(例如，漏极)可以连接到其他电路，例如如图4中所示的偏置电路等。

通过如图3所示的被配置为源极跟随器的缓冲级(晶体管M1)，可以提供单位增益。并且，相比于放大器的输出阻抗，源极跟随器的输出阻抗降低，从而可以使得次要极点在调节器的期望的增益频率范围之外。另外，通过偏置电路3053，可以将缓冲模块3051(或者说，晶体管M1)置于适当的工作点，从而可以进一步降低输出阻抗。

调节器300还可以包括反馈电路307。反馈电路307连接在所述输出端OUT和低电位参考节点(例如，地)之间，用于提供第一反馈信号FB1到放大器303。在图3的示例中，反馈电路307包括并联连接的电阻器R1和电容器C1，以及与该并联组合串联连接的电阻器R2。从串联节点N4提供反馈信号FB1。这里，反馈电路307还可以用于调节电源输出Vout的电压。

调节器300还可以包括补偿电路309。补偿电路309可以设置在缓冲模块3051的控制端子和低电位参考节点之间。补偿电路309可以被设置为具有可变或可编程的RC系数。在图3所示的示例中，补偿电路309包括可变或可编程的电阻器R3和/或可变或可编程的电容器C2。从而，可以进一步调节电阻的RC常数，进一步改善电路的频率响应。

然而，对于图3所示的方案，为了使缓冲级阻抗最小化，PMOS源极跟随器的器件尺寸需要较大，或者其偏置电流需要较大。这在某些情况下可能是不利的。图4示出了根据本公开一个实施例的进一步改进的调节器的示意图。

如图4所示，调节器400包括输入端IN，用于接收来自芯片外部的电源VIN，还包括输出端OUT，用于提供电源输出Vout。调节器400还包括输出模块401，如图4中的401所指示的虚线框所示。输出模块401可以具有第一端子、第二端子和控制端子。第一端子连接到输入端IN。第二端子连接到输出端OUT。

调节器400还包括放大器403，其接收参考电压VREF和与电源输出Vout相关联的第一反馈信号(FB1)，并提供用于稳定电源输出的调节信号(未标示出)。

调节器400还包括缓冲级405，其接收所述调节信号，并提供控制信号到输出模块401的控制端子。缓冲级405可以被配置为呈现比放大器403的输出阻抗低的输出阻抗，以增加输出模块401在期望增益下的频率响应范围。

这里，如图4中所示，输出模块401可以包括传输晶体管Mp。传输晶体管Mp的第一电流承载电极(例如，源极)连接到输出模块401的第一端子，并因此连接到输入端IN。传输晶体管Mp的第二电流承载电极(例如，漏极D)连接到输出模块401的第二端子，并因此连接到输出端OUT。传输晶体管Mp的控制电极(例如，栅极G)连接到输出模块401的控制端子(因此，该控制端子也可以以G来标示)，并因此连接到缓冲级405的输出。在该示例中，晶体管Mp被示出为P型MOS晶体管。传输晶体管Mp的尺寸(例如，栅宽/栅长比(假设其他条件相同))可以为其他晶体管(例如构成放大器403和缓冲级405的晶体管，或者逻辑中的晶体管或像素单元中的晶体管)的尺寸的百倍、千倍、万倍甚至更高的量级。相应地，传输晶体管Mp的控制电极电容(栅极电容)可以为其他晶体管的控制电极电容的百倍、千倍、万倍甚至更高。

上面就其他实施例的相应部件描述的内容可以同样地或者适应性地适用于该实施例所描述的相应部件。

如图4中所示，缓冲级405可以包括：第一缓冲模块4051和提供偏置电流的第一偏置电路4053。缓冲级405被配置为呈现比放大器403的输出阻抗低的输出阻抗。第一缓冲模块4051可以具有第一端子、第二端子和控制端子。第一缓冲模块4051的控制端子连接到放大器403的输出端(节点N1)以接收放大器403输出的调节信号。第一缓冲模块4051的第一端子连接到第一偏置电路4053的第一端(节点N2)，并连接到输出模块401的控制端子(并因此连接到传输晶体管Mp的栅极)。

第一偏置电路4053的第二端可以连接到输入端IN以接收输入的电源电压VIN，或者可以连接以接收其他的电源电压VPS。换而言之，电源VPS可以与输入的电源VIN相同或不同。

在示例实现方式中，第一缓冲模块4051可以包括第一晶体管M1。第一晶体管M1的控制电极(例如，栅极)可以连接到第一缓冲模块4051的控制端子，第一晶体管的第一电流承载电极(例如，源极)可以连接到第一缓冲模块4051的第一端子，并因此连接到第一偏置电路4053的第一端(也即，连接到节点N2)。第一晶体管的第二电流承载电极(例如，漏极)可以连接到低电位参考节点NL(例如但不限于，地)。在其他实施例中，第一晶体管的第二电流承载电极(例如，漏极)可以连接到其他电路。如图中所示，第一缓冲模块被提供作为源极跟随器。

缓冲级405还可以包括反馈模块，用于提供对所述输出模块的控制端子处的电压的负反馈控制。在一个实现方式中，反馈模块可以包括第二缓冲模块4055和第二偏置电路4057，如图4中所示。

第二缓冲模块4055具有第一端子、第二端子和控制端子。第二缓冲模块4055的控制端子连接到第一缓冲模块4051的第二端子(也即，连接到节点N5)。第二缓冲模块4055的第一端子连接到第一偏置电路4053的第一端，也即连接到节点N2。

第二缓冲模块4055可以包括第二晶体管。在图4所示的示例中，晶体管Q1被示出为双极管，然而本公开不限于此，晶体管Q1也可以以MOS晶体管(例如，N型MOS晶体管)来实现。第二晶体管的控制电极(例如，基极或栅极)连接到第二缓冲模块4055的控制端子，也即连接到节点N5。第二晶体管的第一电流承载电极(例如，集电极或漏极)连接到第二缓冲模块4055的第一端子，也即连接到节点N2。第二晶体管的第二电流承载电极可以连接到低电位参考节点(例如，地(GND))或其他电路(例如，偏置电路)。

第二偏置电路4057可以包括第三晶体管M3、第四晶体管M4和第五晶体管M5。第三晶体管M3的控制电极(例如，栅极)连接到第一偏置电路4053的第一端(即，连接到节点N2)。第三晶体管M3的第一电流承载电极(例如，源极)连接到电源电压VPS。第三晶体管M3的第二电流承载电极(例如，漏极)连接到第四晶体管M4的第一电流承载电极(例如，漏极)。这里，作为示例，晶体管M3被设置P型MOS晶体管，而晶体管M4和M5被设置为N型MOS晶体管。

第四晶体管M4的控制电极(例如，栅极)连接到第五晶体管M5的控制电极(例如，栅极)并连接到第四晶体管的第一电流承载电极(例如，漏极)。第四晶体管M4的第二电流承载电极(例如，源极)连接到低电位参考节点NL(其可以连接到地(GND))。第五晶体管M5的第一电流承载电极(例如，漏极)连接到第一缓冲模块4051的第二端子(并因此，连接到第一晶体管M1的第二电流承载电极(例如，漏极))。第五晶体管M5的第二电流承载电极(例如，源极)连接到低电位参考节点(NL)。

当节点N2的电位(V_N2)使得P型晶体管M3导通(ON)(即，|V_N2–VPS|>|Vth_M3|，其中“||”表示绝对值，Vth_M3为晶体管M3的阈值)，并因此晶体管M4和M5导通时，节点N5被下拉。从而，晶体管Q1关断。在这种情况下，节点N2的电位可以下拉至的最低电位为：地(0V)+晶体管M1的栅极源极电压Vgs(Vgs_M1)+晶体管M4或M5(如果M4和M5对称的话)的漏极源极电压Vds(Vds_M4)＝Vgs_M1+Vds_M4。

而当节点N2的电位使得P型晶体管M3关断(OFF)(即，|V_N2–VPS|<|Vth_M3|)，并因此晶体管M4和M5关断时，晶体管M1导通，使得晶体管Q1开启(导通)，从而节点N2的电位被下拉。因此，节点N2的最高电位可以为：VPS–|Vth_M3|。

此外，当节点N2的电位增加时，使得晶体管Q1的控制电极(在此，基极)的电位(也即，节点N5的电位)增加，从而使得Q1的集电极的电流Ic成β+1倍地增加。从而进一步降低了输出电阻。随着电流的增加，节点N2处的电位降低，从而维持输出稳定。

通过上述的反馈机制，可以使输出稳定；并可以进一步降低缓冲级的输出阻抗，从而可以进一步使次要极点偏移出期望的频率范围。

在一些实施例中，缓冲级405还可以包括第三缓冲模块4059，如图4中所示。第三缓冲模块4059可以用于测量所述输出端输出的输出电流，并提供与所述输出电流相关联的反馈到所述反馈模块。第三缓冲模块4059可以具有第一端子、第二端子和控制端子。第三缓冲模块4059的控制端子连接到第一偏置电路3053的第一端(节点N2)。第三缓冲模块4059的第一端子连接到电源电压VPS。第三缓冲模块4059的第二端子连接到第二缓冲模块4055的第一端子，也即连接到节点N2。第二缓冲模块4055的第二端子可以连接到低电位参考节点NL。

第三缓冲模块4059可以包括第六晶体管MPS。第六晶体管MPS的控制电极(例如，栅极)连接到第三缓冲模块4059的控制端子，并因此连接到节点N2。第六晶体管MPS的第一电流承载电极(例如，源极)连接到第三缓冲模块4059的第一端子，并因此连接到电源电压VPS。第六晶体管MPS的第二电流承载电极(例如，漏极)连接到第三缓冲模块4059的第二端子，并因此连接到节点N2。这里，晶体管MPS由P型MOS晶体管形成。P型晶体管MPS的漏极连接到其栅极。

所述第六晶体管的尺寸可以被设置与所述输出模块中的传输晶体管(Mp)的尺寸成比例地缩小。由于MPS具有与Mp相同的栅极电压和源极电压(设VPS＝VIN)，因此，通过MPS可以在一定程度上感测流过Mp的输出电流，并提供与所述输出电流相关联的反馈。可以通过反馈模块提供与输出电流相关联的反馈到缓冲模块4051(其被配置为源极跟随器)。这里，缓冲模块4059也可以被称作电流感测模块。

通过如图4所示的被配置为带有反馈模块的源极跟随器的缓冲级(晶体管M1和Q1)，相对于放大器的输出阻抗，可以使得源极跟随器的输出阻抗降低，从而可以使得次要极点在调节器的期望的增益频率范围之外。另外，通过缓冲模块4051、4055和4059，可以使输出稳定，还可以自适应地跟踪输出电流进行调节。

调节器400还可以包括反馈电路407。反馈电路407连接在所述输出端OUT和低电位参考节点(例如，地)之间，用于提供第一反馈信号FB1到放大器403。在图4的示例中，反馈电路407包括串联连接的电阻器R1和R2。从串联节点N4提供反馈信号FB1。这里，反馈电路407还可以用于调节电源输出Vout的电压。

与图3所示的方案相比，图4所示的实施例中的缓冲级的输出阻抗被显著降低。并且，其输出阻抗自适应地跟踪输出电流，从而使得在整个负载范围上提高了稳定性。

图5示出了根据本公开进一步实施例的调节器的示意图。图5所示的调节器在前面所示的实施例的基础上进一步进行了改进。

在图4所示的方案中，功率晶体管(传输晶体管)Mp的最低栅极电压被限制到|Vgs|+Vds。然而，为了驱动大的输出电流，输出晶体管Mp的大的过驱电流是优先于其大的尺寸考虑的。其次，电流感测晶体管MPS和传输晶体管Mp具有不同的漏极电压。因此，沟道长度调制将会影响输出电流的电流感测的准确程度。对于大规模生产，还需要考虑这些问题。

针对这些问题中的一个或多个，提出了如图5所示例性地示出的方案。

如图5所示，调节器500包括输入端IN，用于接收来自芯片外部的电源VIN，还包括输出端OUT，用于提供电源输出Vout。调节器500还包括输出模块501，如图5中的501所指示的虚线框所示，用于接收所述电源，并提供所述电源输出。调节器500还包括放大器503，其接收参考电压VREF和与电源输出Vout相关联的第一反馈信号(FB1)，并提供用于稳定电源输出的调节信号(未标示出)到节点N1。调节器500还包括缓冲级505，其接收所述调节信号，并提供控制信号到输出模块501的控制端子。缓冲级505可以被配置为呈现比放大器503的输出阻抗低的输出阻抗，以增加输出模块501在期望增益下的频率响应范围。

这里，如图5中所示，输出模块501可以包括传输晶体管Mp。传输晶体管Mp的控制电极(例如，栅极G)连接到输出模块501的控制端子(因此，该控制端子也可以以G来标示)，并因此连接到缓冲级505的输出。在该示例中，晶体管Mp被示出为P型MOS晶体管。传输晶体管Mp的尺寸(例如，栅宽/栅长比(假设其他条件相同))可以为其他晶体管(例如构成放大器503和缓冲级505的晶体管，或者逻辑中的晶体管或像素单元中的晶体管)的尺寸的百倍、千倍、万倍甚至更高的量级。相应地，传输晶体管Mp的控制电极电容(栅极电容)可以为其他晶体管的控制电极电容的百倍、千倍、万倍甚至更高。

上面就其他实施例的相应部件描述的内容可以同样地或者适应性地适用于该实施例所描述的相应部件。在此不再进行重复说明。

如图5中所示，缓冲级505可以包括第一缓冲部3051’和用于提供偏置电流的第一偏置电路5053。第一缓冲部3051’可以包括第一缓冲模块5051、第二缓冲模块5055和第四缓冲模块5057。第一缓冲部3051’被配置为呈现比放大器503的输出阻抗低的输出阻抗。在该实施例中，第一缓冲部3051’被配置为呈现出比图3和图4中所示的缓冲模块305或405更低的输出阻抗。第一缓冲模块5051可以被配置为源极跟随器形式。第二缓冲模块5055和第四缓冲模块5057可以用作提供到第一缓冲模块5051的反馈路径。第四缓冲模块5057可以用作电平移位器。

第一缓冲模块5051的控制端子接收控制信号，第一缓冲模块5051的第一端子连接到第一偏置电路5053的第一端N2并连接到第四缓冲模块5057的控制端子，第一缓冲模块5051的第二端子连接到第二缓冲模块5055的控制端子。

第二缓冲模块5055的第一端子连接到第四缓冲模块5057的第二端子(节点N2)，并连接到输出模块501的控制端子。第一偏置电路5053的第二端连接到输入端IN或电源电压VPS。

第四缓冲模块5057的第一端子连接到第一偏置电路5053的第一端(节点N3)。第四缓冲模块可以由原生(native)晶体管形成。这里，术语“原生晶体管”是本领域的一般性常用术语，其表示阈值电压基本为0V的MOS晶体管。

更具体地，第一缓冲模块5051可以包括第一晶体管M1A。第一晶体管M1A的控制电极连接到第一缓冲模块5051的控制端子。第一晶体管的第一电流承载电极连接到第一缓冲模块5051的第一端子。第一晶体管的第二电流承载电极连接到第一缓冲模块5051的第二端子。

第二缓冲模块5055可以包括第二晶体管Q1。其中第二晶体管的控制电极连接到第二缓冲模块5055的控制端子。第二晶体管Q1的第一电流承载电极连接到第二缓冲模块5055的第一端子。第二晶体管Q1的第二电流承载电极连接到第二缓冲模块5055的第二端子。类似地，尽管这里Q1被示出为双极晶体管，但在其他实施例中也可以使用MOS晶体管来实现。

第四缓冲模块5057包括第七晶体管M1B。第七晶体管的控制电极连接到第四缓冲模块5057的控制端子。第七晶体管M1B的第一电流承载电极连接到第四缓冲模块5057的第一端子。第七晶体管M1B的第二电流承载电极连接到第四缓冲模块5057的第二端子。第七晶体管可以是原生晶体管。第四缓冲模块5057可以作为电平移位器，以使传输PMOS晶体管Mp的栅极电压接近于低参考电位轨(例如，地轨)，从而可以使用较小的功率PMOS晶体管。这在要求高电流输出的应用中尤为有利。另一方面，对于电流负载较小的情形以及低电流输出的情形，流过整个模块(第一缓冲模块)的电流为Ib，原生NMOS的源漏两端的电压非常小。功率MOSFET的栅极电压可以被上拉到接近于上电源轨(VPS)。然而，本公开并不限于此。根据不同的应用场合，可以采用适当的晶体管来形成缓冲模块。

在一些实施例中，缓冲级505还可以包括第二缓冲部，用于测量输出端输出的输出电流，并提供与输出电流相关联的反馈到第一缓冲部3051’。在图5所示的示例性实现方式中，第二缓冲部可以包括第五缓冲模块509和电流感测反馈电路511。第五缓冲模块509可以用于测量所述输出端输出的输出电流，从而提供与所述输出电流相关联的信息。电流感测反馈电路511可以用于为所述第五缓冲模块和所述输出级501提供基本相同的偏置电压，并可以通过电信号(电流或电压)将所述信息反馈提供到所述第一缓冲部3051’。

第五缓冲模块509可以具有第一端子、第二端子和控制端子。第五缓冲模块509的控制端子连接到第二缓冲模块5055的第一端子(节点N2)，第五缓冲模块509的第一端子连接到输入端IN，第五缓冲模块509的第二端子连接到电流感测反馈电路511。

如图5所示，电流感测反馈电路511可以包括第一电流镜5111、下拉模块5113和感测偏置模块5115。第一电流镜5111的第一输出端连接到第一偏置电路5053的第一端N3，第一电流镜5111的第二输出端连接到下拉模块5113。第五缓冲模块509的第一端子连接到输入端IN，第五缓冲模块509的控制端子连接到第二缓冲模块5055的第一端子(节点N2)。

感测偏置模块5115可以包括晶体管M9B、M9C、M10A和M10B。N型的晶体管M9B、M9C的栅极连接在一起，并连接到晶体管M9B的漏极，如图所示。晶体管M10A和M10B栅极连接在一起，并连接到晶体管M10B的漏极。晶体管M9B的漏极连接到P型晶体管M10A的漏极。晶体管M9C的漏极连接到P型晶体管M10B的漏极。如此，晶体管M9B和M10A形成一个分支，而晶体管M9C和M10B形成另一分支。感测偏置模块5115的两个分支分别连接到第一输出模块501的第二端子和第五缓冲模块509的第二端子，如图中所示。从而，可以为第五缓冲模块509和输出模块501提供基本相同的偏置。

下拉电路5113包括晶体管M9A。晶体管M9A可以与晶体管M9B、M9C匹配地或对称地设置。从而使得三者构成电流镜。因此，也可以说，感测偏置模块5115与下拉电路5113构成电流镜(第二电流镜)。该第二电流镜的第一输入端连接到第一电流镜的第二输出端，而第二电流镜的第二输入端连接到调节器的输出端OUT。

在更具体的示例中，第五缓冲模块509可以包括第六晶体管Mps。第六晶体管Mps的控制电极连接到第五缓冲模块509的控制端子，第六晶体管Mps的第一电流承载电极连接到第五缓冲模块509的第一端子，第六晶体管Mps的第二电流承载电极连接到第五缓冲模块509的第二端子。这里，第六晶体管的尺寸可以被设置与输出模块中的传输晶体管Mp的尺寸成比例地缩小。第六晶体管Mps和传输晶体管Mp的漏极可以被设置为基本相同的偏置。

调节器500还可以包括反馈电路507。反馈电路507连接在所述输出端OUT和低电位参考节点(例如，地)之间，用于提供第一反馈信号FB1到放大器503。在图5的示例中，反馈电路507包括串联连接的电阻器R1和R2。从串联节点N4提供反馈信号FB1。这里，反馈电路507还可以用于调节电源输出Vout的电压。

调节器500还可以包括电容性反馈电路，例如电容器Cc，连接在输出端OUT和放大器503之间，用于提供与输出相关联的第二反馈信号到放大器503。

通过如图5所示地配置的缓冲级，相对于放大器的输出阻抗，可以使得源极跟随器的输出阻抗降低，从而可以使得次要极点在调节器的期望的增益频率范围之外。另外，通过缓冲模块5051、5055和509，可以使输出稳定，并可以自适应地跟踪输出电流进行调节。另外，由于电路是对称的，因此与图4的方案相比，晶体管Mps和Mp具有更好的匹配，从而可以更精确地跟踪电流的变化。根据本实施例，还可以在输出晶体管Mp的栅极提供轨到轨的栅极电压，从而使得输出晶体管的输出能力最大化。

图5还示出了根据本公开实施例的放大器的一种示例性实现方式。放大器503包括第一级电路和第二级电路。第一级包括第一和第二输入晶体管M11A、M11B和向其提供偏置的偏置电流源Ia。第一和第二输入晶体管通过其控制电极分别接收参考电压VREF和第一反馈信号，偏置电流源IA向第一和第二输入晶体管的第一电流承载电极提供偏置。第二级可以包括多个晶体管M12A-M12B以及可选的M12C和M12D，M13A-M13B、M14A-M14B、M15A-M15B。所述多个晶体管形成两个分支。第一和第二输入晶体管的第二电流承载电极分别连接到这两个分支中的节点N6、N7。

NMOS晶体管M12A-M12B以及可选的M12C和M12D的栅极连接在一起，其源极连接到低电位参考节点。晶体管M12A的漏极连接到节点N6，晶体管M12B的漏极连接到节点N7。PMOS晶体管M14A-M14B的栅极连接在一起。PMOS晶体管M15A-M15B的栅极连接在一起，并连接到晶体管M14A的漏极。晶体管M15A-M15B的漏极分别连接到晶体管M14A-M14B的源极。晶体管M15A-M15B的源极连接到电压电压VPS。晶体管M14A-M14B的漏极分别连接到晶体管M13A和M13B的漏极。晶体管M13A和M13B的源极分别连接到节点N6和N7。

在晶体管M13B的漏极和晶体管M14B的漏极之间提供放大器的输出，其连接到节点N1。在图5所示的示例中，第二反馈信号FB2被提供到节点N7，也即，连接到第一和第二输入晶体管中不接收参考电压的输入晶体管的第二电流承载电极。

根据本公开的实施例，可以提供改进的调节器，可以降低调节器所占用的芯片面积。根据本公开的一些实施例，由于缓冲级的输出可以从下电源轨(例如，GND)到上电源轨(VPS)，因此可以提高调节器的性能。根据本公开的一些实施例，还可以提高调节器的稳定性和可靠性。根据本公开的一些实施例，还可以提高对工艺和器件变化的鲁棒性。根据本公开的一些实施例，可以改善IC产率。

根据本公开实施例的调节器可以具有低的压降，并可以支持高的电流负载范围。根据本公开的一些实施例，可以提供输出轨到轨的缓冲级，从而可以减小功率MOSFET的尺寸。根据本公开的一些实施例，在调节器中采用了更准确的电流感测电路，从而改善了调节器性能，并可以确保调节器对于PVT测试和在不同制造厂商制造时的稳定性。

尽管在附图中可能仅示出了一个晶体管，但本领域技术人员将理解，其也可以通过多个晶体管来实施。

至此，应理解，本公开还构思了一种芯片，其可以包括本公开任意实施例的调节器。

还应理解，本公开还构思了以下。

项目1.一种芯片上的调节器，包括：输入端，用于接收来自芯片外部的电源；输出端，用于提供电源输出；输出模块，用于接收所述电源，并提供所述电源输出，其中所述输出模块包括传输晶体管，所述传输晶体管具有控制电极电容，所述控制电极电容使得所述调节器在频率响应中呈现次要极点；放大器，其接收参考电压和与所述电源输出相关联的第一反馈信号，并提供用于稳定所述电源输出的调节信号；缓冲级，其接收所述调节信号，并提供控制信号到所述输出模块的控制端子，其中所述缓冲级被配置为呈现比所述放大器的输出阻抗低的输出阻抗，并被配置为使得所述次要极点在期望的增益频率范围之外。

项目2.根据项目1所述的调节器，其中：所述传输晶体管的控制电极连接到所述输出模块的控制端子，所述传输晶体管的第一电流承载电极连接到所述输出模块的第一端子，所述传输晶体管的第二电流承载电极连接到所述输出模块的所述第二端子。

项目3.根据项目1所述的调节器，其中：期望的增益是单位增益，所述期望的增益频率范围是其中所述调节器在开环下具有单位增益的频率范围。

项目4.根据项目1所述的调节器，其中：所述传输晶体管的控制电极电容被配置为构成所述放大器和所述缓冲级的晶体管的控制电极电容的10²倍或更高。

项目5.根据项目1所述的调节器，其中所述缓冲级包括：第一缓冲模块和提供偏置电流的第一偏置电路，其中：所述第一缓冲模块具有第一端子、第二端子和控制端子，所述第一缓冲模块的控制端子接收所述调节信号，所述第一缓冲模块的第一端子连接到所述第一偏置电路的第一端，并连接到所述输出模块的控制端子；所述第一偏置电路的第二端连接到所述输入端或电源电压。

项目6.根据项目5所述的调节器，所述第一缓冲模块包括第一晶体管，其中：所述第一晶体管的控制电极连接到所述第一缓冲模块的控制端子，所述第一晶体管的第一电流承载电极连接到所述第一缓冲模块的第一端子。

项目7.根据项目5所述的调节器，其中，所述缓冲级还包括反馈模块，用于提供对所述输出模块的控制端子处的电压的负反馈控制。

项目8.根据项目7所述的调节器，其中，所述反馈模块包括第二缓冲模块和第二偏置电路，所述第二缓冲模块包括第二晶体管，所述第二晶体管的控制电极连接到所述第一缓冲模块的第二端子，所述第二晶体管的第一电流承载电极连接到所述第一偏置电路的第一端；所述第二偏置电路包括第三晶体管、第四晶体管和第五晶体管，其中：所述第三晶体管的控制电极连接到所述第一偏置电路的第一端，所述第三晶体管的第一电流承载电极连接到电源电压，所述第三晶体管的第二电流承载电极连接到所述第四晶体管的第一电流承载电极，所述第四晶体管的控制电极连接到所述第五晶体管的控制电极并连接到所述第四晶体管的第一电流承载电极，所述第四晶体管的第二电流承载电极连接到低电位参考节点，并且所述第五晶体管的第一电流承载电极连接到所述第一晶体管的第二电流承载电极，所述第五晶体管的第二电流承载电极连接到低电位参考节点。

项目9.根据项目8所述的调节器，其中：所述第二晶体管的第二电流承载电极连接到低电位参考节点。

项目10.根据项目6所述的调节器，其中：所述第一缓冲模块的第二端子连接到低电位参考节点；所述第一晶体管的第二电流承载电极连接到所述第一缓冲模块的第二端子。

项目11.根据项目7所述的调节器，所述缓冲级还包括第三缓冲模块，用于测量所述输出端输出的输出电流，并提供与所述输出电流相关联的反馈到所述反馈模块，所述第三缓冲模块具有第一端子、第二端子和控制端子，其中：第三缓冲模块的控制端子连接到第一偏置电路的第一端，第三缓冲模块的第一端子连接到电源电压，第三缓冲模块4059的第二端子连接到第二缓冲模块的第一端子，也即连接到节点。

项目12.根据项目11所述的调节器，所述第三缓冲模块包括第六晶体管，其中：所述第六晶体管的控制电极连接到所述第三缓冲模块的控制端子，所述第六晶体管的第一电流承载电极连接到所述第三缓冲模块的第一端子，所述第六晶体管的第二电流承载电极连接到所述第三缓冲模块的第二端子，所述第六晶体管的尺寸被设置与所述输出模块中的传输晶体管的尺寸成比例地缩小。

项目13.根据项目1所述的调节器，还包括：反馈电路，连接在所述输出端和所述低电位参考节点之间，用于提供所述第一反馈信号。

项目14.根据项目1所述的调节器，其中所述缓冲级包括：第一缓冲部和用于提供偏置电流的第一偏置电路，所述第一缓冲部包括第一缓冲模块、第二缓冲模块、第四缓冲模块，第一缓冲部被配置为呈现比放大器503的输出阻抗低的输出阻抗，第一缓冲模块被配置为源极跟随器形式，第二缓冲模块和第四缓冲模块适于用作提供反馈到第一缓冲模块的反馈路径，第四缓冲模块适于用作电平移位器。

项目15.根据项目14所述的调节器，其中：所述第一缓冲模块的控制端子接收所述控制信号，所述第一缓冲模块的第一端子连接到所述第一偏置电路的第一端并连接到所述第四缓冲模块的控制端子，所述第一缓冲模块的第二端子连接到所述第二缓冲模块的控制端子；所述第二缓冲模块的第一端子连接到所述第四缓冲模块的第二端子，并连接到所述输出模块的控制端子；所述第一偏置电路的第二端连接到所述输入端或电源电压；所述第四缓冲模块的第一端子连接到所述第一偏置电路的第一端，所述第四缓冲模块由原生晶体管形成。

项目16.根据项目15所述调节器，其中：所述第一缓冲模块包括第一晶体管，其中所述第一晶体管的控制电极连接到所述第一缓冲模块的控制端子，所述第一晶体管的第一电流承载电极连接到所述第一缓冲模块的第一端子，所述第一晶体管的第二电流承载电极连接到所述第一缓冲模块的第二端子；所述第二缓冲模块包括第二晶体管，其中所述第二晶体管的控制电极连接到所述第二缓冲模块的控制端子，所述第二晶体管的第一电流承载电极连接到所述第二缓冲模块的第一端子；所述第四缓冲模块包括第七晶体管，其中所述第七晶体管的控制电极连接到所述第四缓冲模块的控制端子，所述第七晶体管的第一电流承载电极连接到所述第四缓冲模块的第一端子，其中所述第七晶体管是原生晶体管。

项目17.根据项目14所述的调节器，所述缓冲级还包括第二缓冲部，用于测量所述输出端输出的输出电流，并提供与所述输出电流相关联的反馈到所述第一缓冲部，所述第二缓冲部包括第五缓冲模块和电流感测反馈电路，第五缓冲模块用于提供与所述输出电流相关联的信息，电流感测反馈电路用于为所述第五缓冲模块和所述输出级提供基本相同的偏置电压，并将所述信息反馈提供到所述第一缓冲部。

项目18.根据项目17所述的调节器，其中：所述第五缓冲模块具有第一端子、第二端子和控制端子，其中所述第五缓冲模块的控制端子连接到第二缓冲模块的第一端，第五缓冲模块的第一端子连接到所述输入端，第五缓冲模块的第二端子连接到所述电流感测反馈电路，所述电流感测反馈电路包括第一电流镜、下拉模块和感测偏置模块，其中：所述第一电流镜的第一输出端连接到所述第一偏置电路的第一端，所述第一电流镜的第二输出端连接到所述下拉模块，所述感测偏置模块的两个分支分别连接到所述第一输出模块的第二端子和所述第五缓冲模块的第二端子；所述感测偏置模块与所述下拉电路构成第二电流镜，所述第二电流镜的第一输入端连接到所述第一电流镜的第二输出端，所述第二电流镜的第二输入端连接到所述第五缓冲模块的第二端子，而所述第二电流镜的第三输入端连接到所述调节器的所述输出端。

项目19.根据项目17所述的调节器，所述第五缓冲模块包括第六晶体管，其中：所述第六晶体管的控制电极连接到所述第五缓冲模块的控制端子，所述第六晶体管的第一电流承载电极连接到所述第五缓冲模块的第一端子，所述第六晶体管的第二电流承载电极连接到所述第五缓冲模块的第二端子，所述第六晶体管的尺寸被设置与所述输出模块中的传输晶体管的尺寸成比例地缩小。

项目20.根据项目1所述的调节器，还包括：电容性反馈电路，连接在所述输出端和所述放大器之间，用于提供与所述输出相关联的第二反馈信号到所述放大器。

项目21.根据项目1所述的调节器，其中所述放大器包括：第一级，包括第一和第二输入晶体管和偏置电流源，所述第一和第二输入晶体管通过其控制电极分别接收所述参考电压和所述第一反馈信号，所述偏置电流源向所述第一和第二输入晶体管的第一电流承载电极提供偏置；第二级，包括多个晶体管，所述多个晶体管形成两个分支，所述第一和第二输入晶体管的第二电流承载电极分别连接到这两个分支中的节点。

项目22.根据项目21所述的调节器，还包括：电容性反馈电路，连接在所述输出端和所述放大器之间，用于提供与所述输出相关联的第二反馈信号到所述放大器，其中所述第二反馈信号被提供到所述第一和第二输入晶体管中不接收所述参考电压的输入晶体管的第二电流承载电极。

项目23.根据项目1所述的调节器，还包括：补偿电路，连接在所述第一缓冲模块的控制端子和低电位参考节点之间，所述补偿电路具有可变或可编程的RC系数。

项目24.一种芯片，其包括如项目1-23中任一项所述的调节器。

在此公开或者可以由此公开可以显而易见地获得实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。

虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。