发射脉冲上下沿控制系统的制作方法
【专利说明】
[0001]
技术领域： 本发明与空管二次雷达脉冲调制传输信号系统有关。
[0002]
【背景技术】： 空管二次雷达脉冲调制传输信号系统主要使用脉冲调制技术传输信号。为了限制发射 信号的带宽及降低接收信号解调干扰的需要，需要对发射脉冲频谱及脉冲形状进行控制。 其中最主要的是发射脉冲上下沿控制。
[0003] 现有的发射脉冲上下沿控制主要靠滤波器实现。根据滤波器所处的位置主要有3 种实现方式：基带信号滤波，中频信号滤波，射频信号滤波。根据滤波器实现方式可分为模 拟滤波和数字滤波。滤波器工作频率越高，实现越困难，成本越高，滤波效果越差。数字滤 波相对模拟滤波精度更高，温度环境条件稳定性和一致性更好。故基带数字滤波技术对发 射脉冲上下沿控制是目前优选的方法之一。
[0004] 目前在FPGA芯片中实现基带数字滤波主要靠 FIR滤波器实现。设计方法是先选 择相应类型的滤波器，然后设计滤波器带宽满足发射脉冲上下沿的要求，最后用FIR实现 此滤波器。FIR滤波器需要用到FPGA中的乘法器和加法器资源，当FIR级数较多会导致时 延加大，FPGA资源消耗增多，功耗增大。如果二次雷达中要求时延很小，功耗低，FIR很难满 足此指标要求。
[0005]
【发明内容】
： 本发明的目的是提供一种实现二次雷达中脉冲上下沿的控制指标要求，脉冲边沿无过 冲、振铃，发射时延少，速度快，功耗低，成本少的发射脉冲上下沿控制系统。
[0006] 本发明是这样实现的： 输入的基带信号为ASK信号，至FPGA芯片的输入，FPGA芯片的输出与D/A转换器连接， 时钟与FPGA芯片、D/A转换器连接，D/A转换器的输出与中频放大器连接，中频放大器的输 出与混频器连接，混频器与本振连接，混频器的输出与射频功率放大器的输入连接，FPGA芯 片的时钟为400MHz，输出的中频数字信号载波频率为80MHz，调制方式为ASK调制，输出的 中频数字信号已完成了脉冲上下沿的控制，D/A转换器采样频率400MHz，混频器将中频信 号与本振进行上变频后再功率放大输出，FPGA芯片对输入的ASK信号处理流程如下： 1) 输入的基带信号为ASK信号，ASK为TTL电平的脉冲信号，有陡峭的上下沿，FPGA芯 片的上下沿检测模块检测到ASK脉冲信号的上下沿，由于脉冲上下沿的波形是不同的，正 好反对称，FPGA芯片的控制模块需要区分上下沿时刻， 2) FPGA芯片的控制t旲块主要完成两个功能：装载和移位功能能： 装载功能是：根据在ASK信号上下沿到来时刻将存储在FPGA芯片的波形ROM表中的上 下沿波形装入FPGA芯片的移位寄存器， 移位功能是：ASK信号没有上下沿变化的时候输出移位功能，让FPGA芯片的移位寄存 器进行移位操作， 设计FPGA芯片的移位寄存器和波形ROM表的字长为16bit，波形ROM表存储深度为40 个字，相应移位寄存器级数为40,移位寄存器的末位输出即为基带整形滤波后的脉冲调制 信号，此信号已完成了 ASK脉冲上下沿的控制， 基带整形后的脉冲调制信号再经FPGA芯片的DDS插件和乘法器数字上变频后得到数 字中频信号输出给D/A转换器。
[0007] 本发明实现的有益效果： 本发明采取了快速查表法的发射脉冲上下沿控制技术很好解决了 FIR滤波器需要用 到FPGA中的乘法器和加法器资源，当FIR级数较多会导致时延加大，FPGA资源消耗增多，功 耗增大。如果二次雷达中要求时延很小，功耗低，FIR很难满足此指标要求这一技术难题。 快速查表法不使用FIR滤波器中需要的乘法器和加法器资源，仅使用FPGA中少量的寄存器 资源，速度更快，资源消耗减小，功耗更低，成本更少。
[0008] 本发明实现某二次雷达中脉冲上下沿的控制： 上下沿要求50~IOOns ; 脉冲边沿无过冲、振铃。
[0009] 发射时延小于200ns。
[0010]
【附图说明】： 图1本发明原理框图。
[0011] 图2为FPGA信号处理原理框图。
[0012] 具休实施方式： 输入的基带信号为ASK信号，至FPGA芯片的输入，FPGA芯片的输出与D/A转换器连接， 时钟与FPGA芯片、D/A转换器连接，D/A转换器的输出与中频放大器连接，中频放大器的输 出与混频器连接，混频器与本振连接，混频器的输出与射频功率放大器的输入连接，FPGA芯 片的时钟为400MHz，输出的中频数字信号载波频率为80MHz，调制方式为ASK调制，输出的 中频数字信号已完成了脉冲上下沿的控制，D/A转换器采样频率400MHz，混频器将中频信 号与本振进行上变频后再功率放大输出，FPGA芯片对输入的ASK信号处理流程如下： 1)输入的基带信号为ASK信号，ASK为TTL电平的脉冲信号，有陡峭的上下沿； 上下沿检测模块用于检测到ASK脉冲信号的上下沿。由于脉冲上下沿的波形是不同 的，正好反对称，控制模块需要区分上下沿时刻。
[0013] 2)控制模块主要完成两个功能：装载和移位使能。
[0014] 装载功能是：根据在ASK上下沿到来时刻将存储在波形ROM表中的上下沿波形装 入移位寄存器。
[0015] 移位功能是：ASK没有上下沿变化的时候输出移位使能让移位寄存器进行移位 操作。
[0016] 设计移位寄存器和波形ROM表的字长为16bit，波形ROM表存储深度为40个字，相 应移位寄存器级数为40。移位寄存器的末位输出即为基带整形滤波后的脉冲调制信号，此 信号已完成了 ASK脉冲上下沿的控制。
[0017] 基带整形后的脉冲调制信号再经数字上变频后得到数字中频输出给D/A转换器。
[0018] 本发明已在某型二次雷达模块上使用，表1是本发明的元器件。
[0019] 表1 (a)硬件电路主要元器件表
【主权项】
1.发射脉冲上下沿控制系统，其特征在于输入的基带信号为ASK信号至现场可编程门 阵列FPGA芯片的输入，FPGA芯片的输出与D/A转换器连接，时钟与FPGA芯片、D/A转换器 连接，D/A转换器的输出与中频放大器连接，中频放大器的输出与混频器连接，本振与混频 器连接，混频器的输出与射频功率放大器的输入连接，FPGA芯片的时钟为400MHz，输出的 中频数字信号载波频率为80MHz，调制方式为ASK调制，输出的中频数字信号已完成了脉冲 上下沿的控制，D/A转换器采样频率400MHz，混频器将中频信号与本振进行上变频后再功 率放大输出，FPGA芯片对输入的ASK信号处理流程如下： 1) 输入的基带信号为ASK信号，ASK为TTL电平的脉冲信号，有陡峭的上下沿，FPGA芯 片的上下沿检测模块检测到ASK脉冲信号的上下沿，由于脉冲上下沿的波形是不同的，正 好反对称，FPGA芯片的控制模块需要区分上下沿时刻， 2. FPGA芯片的控制t旲块主要完成两个功能：装载和移位功能能： 装载功能是：根据在ASK信号上下沿到来时刻将存储在FPGA芯片的波形ROM表中的上 下沿波形装入FPGA芯片的移位寄存器， 移位功能是：ASK信号没有上下沿变化的时候输出移位功能，让FPGA芯片的移位寄存 器进行移位操作， 设计FPGA芯片的移位寄存器和波形ROM表的字长为16bit，波形ROM表存储深度为40 个字，相应移位寄存器级数为40,移位寄存器的末位输出即为基带整形滤波后的脉冲调制 信号，此信号已完成了 ASK脉冲上下沿的控制， 基带整形后的脉冲调制信号再经FPGA芯片的DDS插件和乘法器数字上变频后得到数 字中频信号输出给D/A转换器。
【专利摘要】本发明为发射脉冲上下沿控制系统，解决巳有系统的FIR滤波器需要用到FPGA中的乘法器和加法器资源，不适于二次雷达中要求时延很小，功耗低的问题。输入的基带信号为ASK信号，至FPGA芯片的输入，FPGA芯片的输出与D/A转换器连接，时钟与FPGA芯片、D/A转换器连接，D/A转换器的输出与中频放大器连接，中频放大器的输出与混频器连接，混频器与本振连接，混频器的输出与射频功率放大器的输入连接，FPGA芯片的时钟为400MHz，输出的中频数字信号载波频率为80MHz，调制方式为ASK调制，输出的中频数字信号已完成了脉冲上下沿的控制，D/A转换器采样频率400MHz，混频器将中频信号与本振进行上变频到需要发射的射频频率信号，再功率放大输出。
【IPC分类】G01S13-76, G05B19-042
【公开号】CN104635576
【申请号】CN201510006267
【发明人】吴邦学, 张敏, 汪泽
【申请人】成都九洲迪飞科技有限责任公司
【公开日】2015年5月20日
【申请日】2015年1月7日