一种485电路转ab相的电路的制作方法
【技术领域】
[0001]本发明属于机器人的数据通信协议转换的技术领域。
【背景技术】
[0002]中国高度工业化的进程引领了机器人应用技术的快速发展，工业机器人正在迅速地取代各种生产线中的主要劳动力--人。由于喷釉机器人在拖拽示教的过程中需要将其中的一个轴或者几个轴的电机和本体进行脱开示教以减轻拖拽示教中的作用力。从而使得拖拽示教工作变得轻巧流畅，这几个和电机脱开的部分就需要在拖拽示教过程中借助编码器获取位置。对于此位置信息的获取现有获取方式主要有两种。第一种方式为采用增量式编码器，这种编码器价格较为便宜，但是在掉电以后会失去位置信息，满足不了喷釉机器人需要在上电之初找零点功能。第二种是采用绝对值式编码器，此种编码器的通信接口通常为RS485或者BISS类型的数字通信接口，此类型的编码器分辨率高，掉电后依然可以保存编码器的位置，但是有许多类型的控制器没有此类型的接口，这就需要借助于驱动器和电机以获取相应类型的通信接口，会增加成本且占去较大的空间影响美观。
【发明内容】
[0003]本发明的目的是提供一种485电路转AB相的电路，是为了解决现有喷釉机器人在一个轴或者几个轴的电机和本体进行脱开示教时需要获取位置信息，但现有获取上述位置信息的方式存在掉电以后会失去位置信息和许多类型的控制器没有RS485或者BISS类型的数字通信接口的问题。
所述的目的是通过以下方案实现的:所述的一种485电路转AB相的电路，它包括差分转换器Ul?U12、数字光电耦合器U13?U16、485收发器U17?U20、232收发器1、EPCS配置芯片电路2、Jtag接口 3、FPGA芯片电路4、SM-6P-PCB插座Jl?J4 ;
FPGA芯片电路4的第一路AB相的三个数据输出端分别与差分转换器Ul?U3的输入端连接，FPGA芯片电路4的第二路AB相的三个数据输出端分别与差分转换器U4?U6的输入端连接，FPGA芯片电路4的第三路AB相的三个数据输出端分别与差分转换器U7?U9的输入端连接，FPGA芯片电路4的第四路AB相的三个数据输出端分别与差分转换器UlO?U12的输入端连接，差分转换器Ul?U3的输出端分别为第一路AB相的数据输出Al端、数据输出BI端和数据输出Zl端；差分转换器U4?U6的输出端分别为第二路AB相的数据输出A2端、数据输出B2端和数据输出Z2端；差分转换器U7?U9的输出端分别为第三路AB相的数据输出A3端、数据输出B3端和数据输出Z3端；差分转换器UlO?U12的输出端分别为第四路AB相的数据输出A4端、数据输出B4端和数据输出TA端；FPGA芯片电路4的第一路485数字信号输入输出端通过数字光电親合器U13与485收发器U17的数字信号输出输入端连接，FPGA芯片电路4的第二路485数字信号输入输出端通过数字光电耦合器U14与485收发器U18的数字信号输出输入端连接，FPGA芯片电路4的第三路485数字信号输入输出端通过数字光电耦合器U15与485收发器U19的数字信号输出输入端连接，FPGA芯片电路4的第四路485数字信号输入输出端通过数字光电耦合器U16与485收发器U20的数字信号输出输入端连接，FPGA芯片电路4的串行数据输入输出端与EPCS配置芯片电路2的串行数据输出输入端连接，FPGA芯片电路4的232数据信号输入输出总线端与232收发器I的数据输出输入总线端连接，FPGA芯片电路4的Jtag测试数据输出输入端连接在Jtag接口 3上；485收发器U17?U20的485通信数据输出输入端分别连接SM-6P-PCB插座Jl?J4 ;485收发器U17?U20采用隔离电源独立供电。
[0004]本发明可以稳定的将绝对值编码器的RS485信号转化为AB相信号并准确的获取各个轴的位置信息满足机器人的要求。解决了增量式编码器无法读取初始位置和RS485接口类型的编码器无法与控制器进行通信的问题。本发明将主电路的电源与485收发器的电源采用隔离电源的方式分别供电，对四路485收发器的信号采用光耦隔离以减少机器人现场应用中所带来的噪声干扰。485收发器的接头采用SM-6P-PCB伺服接插件。通过以上措施增强485收发器的抗干扰能力，使其可以2.5Mbps的速率通过8_10m的长距离电缆进行稳定的传输。
【附图说明】
[0005]图1是本发明的整体电路结构示意图。
【具体实施方式】
[0006]【具体实施方式】一:结合图1所示，它包括差分转换器Ul?U12、数字光电耦合器U13?U16、485收发器U17?U20、232收发器1、EPCS配置芯片电路2、Jtag接口 3、FPGA芯片电路4、SM-6P-PCB插座Jl?J4 ;
FPGA芯片电路4的第一路AB相的三个数据输出端分别与差分转换器Ul?U3的输入端连接，FPGA芯片电路4的第二路AB相的三个数据输出端分别与差分转换器U4?U6的输入端连接，FPGA芯片电路4的第三路AB相的三个数据输出端分别与差分转换器U7?U9的输入端连接，FPGA芯片电路4的第四路AB相的三个数据输出端分别与差分转换器UlO?U12的输入端连接，差分转换器Ul?U3的输出端分别为第一路AB相的数据输出Al端、数据输出BI端和数据输出Zl端；差分转换器U4?U6的输出端分别为第二路AB相的数据输出A2端、数据输出B2端和数据输出Z2端；差分转换器U7?U9的输出端分别为第三路AB相的数据输出A3端、数据输出B3端和数据输出Z3端；差分转换器UlO?U12的输出端分别为第四路AB相的数据输出A4端、数据输出B4端和数据输出TA端；FPGA芯片电路4的第一路485数字信号输入输出端通过数字光电親合器U13与485收发器U17的数字信号输出输入端连接，FPGA芯片电路4的第二路485数字信号输入输出端通过数字光电耦合器U14与485收发器U18的数字信号输出输入端连接，FPGA芯片电路4的第三路485数字信号输入输出端通过数字光电耦合器U15与485收发器U19的数字信号输出输入端连接，FPGA芯片电路4的第四路485数字信号输入输出端通过数字光电耦合器U16与485收发器U20的数字信号输出输入端连接，FPGA芯片电路4的串行数据输入输出端与EPCS配置芯片电路2的串行数据输出输入端连接，FPGA芯片电路4的232数据信号输入输出总线端与232收发器I的数据输出输入总线端连接，FPGA芯片电路4的Jtag测试数据输出输入端连接在Jtag接口 3上；485收发器U17?U20的485通信数据输出输入端分别连接SM-6P-PCB插座Jl?J4 ;485收发器U17?U20采用隔离电源独立供电。
[0007]所述差分转换器Ul?U12由三片HE