Pmos晶体管的修复电路及方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种PMOS晶体管的修复电路及方法。
【背景技术】
[0002]随着对集成电路的集成度要求越来越高，对晶体管的可靠性要求也日益提高。在CMOS工艺中，对PMOS晶体管的可靠性进行评价时，负偏压温度不稳定性(NBTI，NegativeBias Temperature Instability)是一个主要的评价因素。NBTI是指PMOS晶体管在负偏置栅极电压和高温的作用下，PMOS晶体管的栅氧化层与衬底之间的界面处的氢硅键断裂，形成界面缺陷电荷，从而造成PMOS晶体管的阈值电压和饱和电流发生漂移的现象。
[0003]图1是测试PMOS晶体管的NBTI的电路结构示意图。测试PMOS晶体管PlO的NBTI时，在高温(通常为125°C )环境下，施加具有负电压值的应力电压Vstress至所述PMOS晶体管PlO的栅极，施加OV电压至所述PMOS晶体管PlO的源极、漏极以及衬底，即将所述PMOS晶体管PlO的源极、漏极以及衬底接地。NBTI测试会使得所述PMOS晶体管PlO的线性区漏极电流(Idlin)的绝对值、饱和漏极电流(Idsat)的绝对值以及低频跨导(gm)的绝对值减小，使得所述PMOS晶体管PlO的漏源截止电流(1ff)的绝对值、阈值电压(Vt)的绝对值以及栅诱导漏极泄露电流(GIDL, Gated Induce Drain Leakage)的绝对值增大。
[0004]具体地，图2是所述PMOS晶体管PlO的漏极电流随所述PMOS晶体管PlO的栅源电压变化的关系示意图。横轴为所述PMOS晶体管PlO的栅源电压，单位:V ;纵轴为所述PMOS晶体管PlO的漏极电流，单位:A。实曲线L21为进行NBTI测试前所述PMOS晶体管PlO的漏极电流随所述PMOS晶体管PlO的栅源电压变化的关系，虚曲线L22为进行NBTI测试后所述PMOS晶体管PlO的漏极电流随所述PMOS晶体管PlO的栅源电压变化的关系。经过NBTI测试，所述PMOS晶体管PlO的漏极电流减小。
[0005]图3是所述PMOS晶体管PlO的低频跨导随所述PMOS晶体管PlO的栅源电压变化的关系示意图。横轴为所述PMOS晶体管PlO的栅源电压，单位:V ;纵轴为所述PMOS晶体管PlO的低频跨导，单位:S。实曲线L31为进行NBTI测试前所述PMOS晶体管PlO的低频跨导随所述PMOS晶体管PlO的栅源电压变化的关系，虚曲线L32为进行NBTI测试后所述PMOS晶体管PlO的低频跨导随所述PMOS晶体管PlO的栅源电压变化的关系。经过NBTI测试，所述PMOS晶体管PlO的低频跨导的最大值减小。
[0006]随着半导体尺寸的减小，PMOS晶体管的NBTI效应也越来越明显，严重影响PMOS晶体管的寿命。因此，如何改善PMOS晶体管的NBTI效应仍是一个亟待解决的问题。
【发明内容】
[0007]本发明解决的是NBTI效应影响PMOS晶体管寿命的问题。
[0008]为解决上述问题，本发明提供一种PMOS晶体管的修复电路，所述PMOS晶体管的修复电路适于在所述PMOS晶体管处于截止状态时向所述PMOS晶体管的衬底提供偏置电压，所述偏置电压的电压值为负。
[0009]可选的，所述PMOS晶体管的修复电路还适于在所述PMOS晶体管处于导通状态时停止向所述PMOS晶体管的衬底提供所述偏置电压。
[0010]可选的，所述PMOS晶体管的修复电路包括NMOS晶体管；
[0011]所述NMOS晶体管的栅极连接所述PMOS晶体管的栅极,所述NMOS晶体管的漏极适于接收输入电压，所述NMOS晶体管的源极连接所述PMOS晶体管的衬底，所述NMOS晶体管的衬底接地，所述输入电压的电压值为负。
[0012]可选的，所述PMOS晶体管的栅极适于接收驱动信号，所述PMOS晶体管的源极适于接收芯片的电源电压。
[0013]可选的，所述输入电压的电压值的绝对值大于所述电源电压的电压值。
[0014]可选的，所述PMOS晶体管的修复电路还包括电阻，所述NMOS晶体管的源极通过所述电阻连接所述PMOS晶体管的衬底。
[0015]可选的，所述电阻为可调电阻。
[0016]本发明还提供一种PMOS晶体管的修复方法，包括:
[0017]控制所述PMOS晶体管截止，在所述PMOS晶体管处于截止状态时施加偏置电压至所述PMOS晶体管的衬底，所述偏置电压的电压值为负。
[0018]可选的，所述PMOS晶体管的修复方法还包括:
[0019]控制所述PMOS晶体管导通,在所述PMOS晶体管处于导通状态时停止施加所述偏置电压至所述PMOS晶体管的衬底。
[0020]可选的，所述控制所述PMOS晶体管截止包括:
[0021]施加芯片的电源电压至所述PMOS晶体管的源极，施加高电平信号至所述PMOS晶体管的栅极；
[0022]所述控制所述PMOS晶体管导通包括:
[0023]施加芯片的电源电压至所述PMOS晶体管的源极，施加低电平信号至所述PMOS晶体管的栅极。
[0024]与现有技术相比，本发明的技术方案具有以下优点:
[0025]本发明提供的PMOS晶体管的修复电路及方法，通过在PMOS晶体管处于截止状态时向所述PMOS晶体管的衬底施加负电压值的偏置电压，在所述PMOS晶体管的栅氧介质层注入电子，综合NBTI在所述PMOS晶体管的栅氧介质层中造成的空穴，从而改善所述PMOS晶体管的NBTI效应，延长所述PMOS晶体管的寿命。
[0026]本发明的可选方案中，所述PMOS晶体管的修复电路包括NMOS晶体管，所述NMOS晶体管的栅极和所述PMOS晶体管的栅极连接，即所述NMOS晶体管和所述PMOS晶体管共用驱动信号，不需要额外增加驱动电路，简化了所述PMOS晶体管的修复电路的结构。
[0027]本发明的可选方案中，所述PMOS晶体管的修复电路还包括电阻，通过调整所述电阻的电阻值，可以调整所述偏置电压的电压值，以适应不同工艺偏差下所述PMOS晶体管对所述偏置电压的需求。
【附图说明】
[0028]图1是测试PMOS晶体管的NBTI的电路结构示意图；
[0029]图2是图1所示的PMOS晶体管的漏极电流随其栅源电压变化的关系示意图；
[0030]图3是图1所示的PM0S晶体管的低频跨导随其栅源电压变化的关系示意图；
[0031]图4是本发明实施方式的PM0S晶体管及其修复电路的结构示意图；
[0032]图5是图4所示的驱动信号的波形示意图；
[0033]图6是本发明实施例提供的一种PM0S晶体管及其修复电路的示意图；
[0034]图7是本发明实施例提供的另一种PM0S晶体管及其修复电路的意图。
【具体实施方式】
[0035]正如【背景技术】中所描述的，由于PM0S晶体管的沟道区开启需要施加负偏置栅极电压，所述负偏置栅极电压会使得PM0S晶体管发生NBTI效应，影响PM0S晶体管的寿命。本发明提供一种PM0S晶体管的修复电路及方法，通过在PM0S晶体管处于截止状态时向PM0S晶体管的衬底施加负电压值的偏置电压，改善PM0S晶体管的NBTI效应。
[0036]图4是本发明实施方式的PM0S晶体管及其修复电路。作为待修复的PM0S晶体管P40，所述PM0S晶体管P40可以是用作可靠性测试的测试晶体管，也可以是功能性芯片中的应用晶体管。所述PM0S晶体管P40的栅极适于接收驱动信号Vg，所述PM0S晶体管P40的源极适于接收芯片的电源电压Vdd，所述PM0S晶体管P40的源极作为所述PM0S晶体管P40的输出端。
[0037]图5是所述驱动信号Vg的波形示意图，所述驱动信号Vg的高电平幅度等于所述电源电压Vdd，所述驱动信号Vg的低电平幅度为0V。当所述驱动信号Vg为低电平时，所述PM0S晶体管P40的栅极和源极之间的负偏置电压使所述PM0S晶体管P40的沟道区