一种参考电压产生电路的制作方法
【技术领域】
[0001] 本发明涉及一种集成电路设计领域，特别是涉及一种参考电压产生电路。
【背景技术】
[0002] 随着模数A/D转换器性能的不断提高，对A/D转换器芯片内参考电压产生电路的要 求也越来越高，但是现有参考电压产生电路的结构通常比较简单，存在建立精度不高以及 输出摆幅小的缺陷，因此，现有参考电压产生电路限制了A/D转换器的动态性能，特别是在 高精度A/D转换器领域的应用中，现有参考电压产生电路已不能胜任其对动态性能的要求。
[0003] 现有的参考电压产生电路如图1所示，该参考电压产生电路包括差分运算放大器 A〇，N沟道金属氧化物半导体(Negative channel Metal Oxide Semiconductor，NMOS)晶体 管N〇、Ni和电阻R1、R2;其中，A〇和No构成一个单位增益结构以使No的源极电压等于V REF;电阻 Ro的作用是调节No偏置电流的大小;No和仏几和心大小成比例，见和办构成一个驱动器驱动 后级电路。如此，现有的参考电压产生电路中与A〇正输入端相连的基准电压V REF通过该电路 输出参考电压并驱动后级电路。但是现有参考电压产生电路结构存在两方面的问题:首先， 深亚微米工艺下电路的电源电压使其输出摆幅受到限制，从而限制了 A/D转换器的信噪比， 以0·18μηι标准互补金属氧化物半导体（Complementary Metal Oxide Semiconductor， CMOS)工艺为例，NM0S晶体管阈值电压VTH大约为0.5V，考虑到体效应，No的VTH约等于0.7V，再 加上0.1 V左右的过驱动电压VDSAT，那么No栅源电压VGS至少要大于0.8V，而No栅极电压最大为 电源电压1.8V，所以该电路的最大单端输出摆幅只能到IV;其次，负参考电压输出端V RN容易 受到衬底耦合噪声的干扰，影响其建立精度，从而影响整体电路的动态性能。因此上述两点 限制了此类电路结构在高精度领域的应用。
【发明内容】
[0004] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种参考电压产生电路， 相对于现有参考电压产生电路结构具有更高的建立精度和更大的输出摆幅。
[0005] 为实现上述目的及其他相关目的，本发明的技术方案是这样实现的：
[0006] 本发明提供了一种参考电压产生电路，该电路包括：
[0007] 电平转换电路，包括第一电荷栗、第一差分运算放大器、第一匪0S晶体管、第一电 阻、第二电阻及第三电阻，其中，第一差分运算放大器、第一电荷栗、第一NM0S晶体管及第一 电阻构成第一单位增益结构；用于通过所述第一单位增益结构输出参考电压，并通过第一 电阻、第二电阻及第三电阻以差分形式将所述参考电压输出到前级驱动电路；
[0008] 前级驱动电路，包括第二差分运算放大器和第三差分运算放大器、第二电荷栗和 第三电荷栗、第二匪os晶体管、第一P沟道金属氧化物半导体(Positive channel Metal Oxide SemiC〇nduCt〇r，PM0S)晶体管以及第四电阻，其中，第二差分运算放大器、第二电荷 栗、第二NM0S晶体管构成第二单位增益结构，第三差分运算放大器、第三电荷栗、第一 PM0S 晶体管构成第三单位增益结构；用于根据所述第二单位增益结构及第三单位增益结构对所 述电平转换电路输出的参考电压进行驱动。
[0009] 优选地，在所述电平转换电路中，所述第一NM0S晶体管的漏极与电压源连接，所述 第一匪0S晶体管的栅极与第一差分运算放大器的输出端连接，所述第一 NM0S晶体管的源极 与所述第一电阻的一端及所述前级驱动电路中所述第二差分运算放大器的正输入端连接； 所述第一电阻的另一端与所述第一差分运算放大器的负输入端及所述第二电阻的一端连 接;所述第二电阻的另一端与所述第三电阻及所述前级驱动电路中第三差分运算放大器的 正输入端连接;所述第三电阻的另一端与接地点连接;所述第一差分运算放大器的正输入 端与参考电压输入端连接，所述第一差分运算放大器的正电源端与第一电荷栗的输出端连 接，所述第一差分运算放大器的负电源与接地点连接;所述第一电荷栗的输入端与外部时 钟连接；
[0010] 在所述前级驱动电路中，所述第二NM0S晶体管的漏极与电压源连接，所述第二 NM0S晶体管的栅极与所述第二差分运算放大器的输出端连接，所述第二NM0S晶体管的源极 与第四电阻的一端及所述第二差分运算放大器的负输入端连接;所述第四电阻的另一端与 所述第一 PM0S晶体管的源极及所述第三差分运算放大器的负输入端连接;所述第一 PM0S晶 体管的漏极与接地点连接，所述第一 PM0S晶体管的栅极与所述第三差分运算放大器的输出 端连接;所述第二差分运算放大器的正输入端与所述电平转换电路中第一匪0S晶体管的源 极及第一电阻的一端连接;所述第三差分运算放大器的正输入端连接所述电平转换电路中 第二电阻和第三电阻相连的一端;所述第二差分运算放大器的正电源与所述第二电荷栗的 输出端连接，所述第二差分运算放大器的负电源与接地点连接;所述第三差分运算放大器 的负电源与所述第三电荷栗的输出端连接，所述第三差分运算放大器的正电源与电压源连 接;所述第二电荷栗和所述第三电荷栗的输入端都与外部时钟连接。
[0011] 优选地，所述电路还包括：
[0012] 后级驱动电路，包括第三NM0S晶体管、第二PM0S晶体管以及第五电阻，用于根据第 三NM0S晶体管、第二PM0S晶体管以及第五电阻将所述前级驱动电路输出的参考电压镜像输 出到后级电路。
[0013] 优选地，在所述后级驱动电路中，所述第三NM0S晶体管的漏极与电压源连接，所述 第三NM0S晶体管的栅极与所述前级驱动电路中第二NM0S晶体管的栅极及第二差分运算放 大器的输出端连接;所述第五电阻的一端与所述第三NM0S晶体管的源极相连，所述第五电 阻的另一端与所述第二PM0S晶体管的源极连接;所述第二PM0S晶体管的漏极与接地点连 接，所述第二PM0S晶体管的栅极与所述前级驱动电路中第一 PM0S晶体管的栅极及第三差分 运算放大器的输出端连接。
[0014] 本发明实施例所提供的参考电压产生电路与现有技术相比，取得了如下进步：
[0015] (1)本发明实施例中通过第一电荷栗和第二电荷栗分别使第一差分运算放大器及 第二差分运算放大器的正电源电压达到2倍VDD，这样，作为第一差分运算放大器源极跟随 器的第一 NM0S晶体管以及作为第二差分运算放大器源极跟随器的第二匪0S晶体管的栅极 电压即可突破电压源电压VDD的限制，从而增大输出摆幅；同理，通过第三电荷栗使第三差 分运算放大器的负电源电压低至-VDD，作为源极跟随器的第一 PM0S晶体管的栅极电压即可 小于0V，因此可以进一步增大输出摆幅。
[0016] (2)本发明实施例中通过第一PM0S晶体管可以有效隔离衬底耦合噪声，从而提高 建立精度，这保证了整个电路的稳定性，提高了电路的整体性能。
【附图说明】
[0017] 图1显示为现有技术中的参考电压产生电路的组成结构示意图。
[0018] 图2显示为本发明的参考电压产生电路的组成结构示意图。
[0019]图3显示为本发明的参考电压产生电路的具体组成结构示意图。
[0020]图4显示为本发明的第一差分运算放大器和第二差分运算放大器的电路图。
[0021]图5显示为本发明的第三差分运算放大器的电路图。
[0022]图6显示为本发明的第一电荷栗和第二电荷栗的电路图。
[0023]图7显示为本发明的第三电荷栗的电路图。
【具体实