电荷泵基准电压调节电路的制作方法
【专利摘要】本发明公开了一种电荷泵基准电压调节电路包括：第一运算放大器，正反相输入端分别连接输入基准电压和第一反馈电压；第一PMOS管的栅极连接第一运算放大器的输出端；由n级电阻串联形成的电阻串和由n级开关组成的开关阵列；电阻串连接在第一PMOS管的漏极和地之间；各级电阻的顶端都分别通过开关连接到可调基准电压；第一反馈电压从电阻串的中间级的电阻的顶端引出；各级开关在控制信号的控制下导通或断开，电荷泵基准电压调节电路工作时仅有一级开关导通，通过调节导通对应级数的开关导通来调节可调基准电压的大小。本发明在输入基准电压具有较大偏差时也能正常工作，从而扩展电路的应用范围。
【专利说明】
电荷泵基准电压调节电路
技术领域
[0001]本发明涉及一种半导体集成电路，特别是涉及一种电荷栗基准电压调节电路。
【背景技术】
[0002]电荷栗(Pump)电路需要一个可微调的基准电压，与电荷栗的输出电压的分压进行比较从而输出控制信号去控制pump输出预期电压。现有电荷栗基准电压调节电路只能实现单边调节。
[0003]如图1所示，是现有第一种电荷栗基准电压调节电路图；基准电压调节电路1la包括跨导运算放大器(0TA)102，PM0S管P100，可调电阻Rs和电阻RlOO组成的分压电路，跨导运算放大器102的反相输入端连接输入基准电压Vref、正相输入端连接由可调电阻Rs和电阻RlOO对可调基准电压Vrefo进行分压得到的第一反馈电压fdbkl，跨导运算放大器102的输出端连接PMOS管P100的栅极，PMOS管P100的源极接电源电压vdd，PMOS管P100的漏极输出可调基准电压Vrefo。可调基准电压Vrefo输出到跨导运算放大器103的一个输入端，跨导运算放大器103的另一个输入端连接第二反馈电压fdbk2，跨导运算放大器103的输出端连接到电荷栗104，第二分压电路105对电荷栗104的输出电压vpos进行分压后得到第二反馈电压fdbk20
[0004]由图1所示可知，基准电压调节电路1la工作稳定时，可调基准电压Vrefo只会大于输入基准电压Vref，也即可调基准电压Vref ο只能在输入基准电压Vref的上侧调节。
[0005]如图2所示，是现有第二种电荷栗基准电压调节电路图；将图2的基准电压调节电路1lb替换图1的基准电压调节电路1lb就得到整个电荷栗的结构图。现有第二种结构和现有第一种结构的区别是，基准电压调节电路1lb的可调基准电压Vrefo由可调电阻Rs和电阻RlOO的连接处输出，第一反馈电压fdbkl由PMOS管PlOO的漏极输出，所以基准电压调节电路1lb工作稳定时，可调基准电压Vrefo只会小于输入基准电压Vref，也即可调基准电压Vrefo只能在输入基准电压Vref的下侧调节。
[0006]由上可知，现有电荷栗基准电压调节电路只能实现单边调节，此种调节方式限制了可调基准电压Vrefo电压的应用范围。所以，输入基准电压Vref需要是一个已经调节(tr imm i ng)过的较稳定的电压。
【发明内容】
[0007]本发明所要解决的技术问题是提供一种电荷栗基准电压调节电路，在输入基准电压具有较大偏差时也能正常工作，从而扩展电路的应用范围。
[0008]为解决上述技术问题，本发明提供的电荷栗基准电压调节电路包括:
[0009]第一运算放大器，所述第一运算放大器的反相输入端连接输入基准电压，所述第一运算放大器的正相输入端连接第一反馈电压。
[0010]第一PMOS管，所述第一PMOS管的源极接电源电压，所述第一PMOS管的栅极连接所述第一运算放大器的输出端。
[0011]由η级电阻串联形成的电阻串和由η级开关组成的开关阵列，η为大于I的整数，所述电阻串和所述开关阵列组成第一分压电路;所述电阻串连接在所述第一 PMOS管的漏极和地之间；各级电阻的顶端都分别通过一个相同级开关连接到可调基准电压的输出端;各级电阻的顶端为靠近所述第一 PMOS管的漏极的一端、各级电阻的底端为靠近地的一端;第O级电阻的底端接地，第η级电阻的顶端连接所述第一 PMOS管的漏极。
[0012]所述第一反馈电压从所述电阻串的第k级电阻的顶端引出;k为大于等于I且小于η的整数。
[0013]各级所述开关在控制信号的控制下导通或断开，所述电荷栗基准电压调节电路工作时仅有一级所述开关导通、其它各级所述开关断开，通过调节导通对应级数的所述开关导通来调节所述可调基准电压的大小。
[0014I进一步的改进是，还包括:
[0015]第二MOS晶体管开关，所述第二 MOS晶体管开关的源漏极连接所述第一 PMOS管的漏极和所述第一反馈电压之间。
[0016]所述第二MOS晶体管开关的栅极连接使能信号，所述使能信号由第k级到第O级开关所对应的k+Ι个控制信号组合得到，第k级到第O级开关中有一级开关导通时，所述使能信号使所述第二 MOS晶体管开关导通;第k级到第O级开关都断开时，所述使能信号使所述第二MOS晶体管开关断开。
[0017]进一步的改进是，各级所述开关在控制信号为高电平时导通、在控制信号为低电平时断开。
[0018]进一步的改进是，所述第二MOS晶体管开关由第二 PMOS管组成，所述使能信号为第k级到第O级开关的控制信号做或运算再做非运算后得到的信号。
[0019]进一步的改进是，所述第二MOS晶体管开关由第一 NMOS管组成，所述使能信号为第k级到第O级开关的控制信号做或运算得到的信号。
[0020]进一步的改进是，所述第一运算放大器为跨导运算放大器(Operat1nTransconductance Amplifier，0ΤΑ)。
[0021 ] 进一步的改进是，还包括:第二运算放大器，电荷栗，第二分压电路。
[0022]所述可调基准电压连接到所述第二运算放大器的第一输入端，所述第二运算放大器的输出端连接到所述电荷栗的输入端。
[0023]所述第二分压电路连接在所述电荷栗的输出端和地之间，所述第二分压电路对所述电荷栗的输出电压和地分压后形成第二反馈电压并连接到所述第二运算放大器的第二输入端。
[0024]进一步的改进是，所述第二运算放大器为跨导运算放大器。
[0025]进一步的改进是，所述第二分压电路由多个栅漏连接的NMOS管串联而成。
[0026]本发明输出的可调基准电压能在输入基准电压的上下两侧调节，在输入基准电压具有较大偏差时也能将可调基准电压调节到正常值从而使整个电荷栗正常工作，所以本发明能扩展电路的应用范围。
【附图说明】
[0027]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0028]图1是现有第一种电荷栗基准电压调节电路图；
[0029]图2是现有第二种电荷栗基准电压调节电路图；
[0030]图3是本发明实施例电荷栗基准电压调节电路图。
【具体实施方式】
[0031]如图3所示，是本发明实施例电荷栗6基准电压调节电路I图，本发明实施例电荷栗6基准电压调节电路I包括:
[0032]第一运算放大器2，所述第一运算放大器2的反相输入端连接输入基准电压，所述第一运算放大器2的正相输入端连接第一反馈电压fdbkl。较佳为，所述第一运算放大器2为跨导运算放大器即0ΤΑ。
[0033]第一 PMOS管PO，所述第一 PMOS管PO的源极接电源电压vdd，所述第一 PMOS管PO的栅极连接所述第一运算放大器2的输出端。
[0034]由η级电阻串3联形成的电阻串3和由η级开关组成的开关阵列4，n为大于I的整数，所述电阻串3和所述开关阵列4组成第一分压电路;各级电阻分别用R(O)、R(1)直至R(n)表示，各级开关分别用S(0)、S(1)直至S(n)表示。所述电阻串3连接在所述第一 PMOS管PO的漏极和地gnd之间。
[0035]各级电阻的顶端都分别通过一个相同级开关连接到可调基准电压VrefO的输出端;各级电阻的顶端为靠近所述第一 PMOS管PO的漏极的一端、各级电阻的底端为靠近地gnd的一端;第O级电阻的底端接地gnd，第η级电阻的顶端连接所述第一 PMOS管PO的漏极。
[0036]所述第一反馈电压fdbkl从所述电阻串3的第k级电阻R(k)的顶端引出；k为大于等于I且小于η的整数。
[0037]各级所述开关在控制信号的控制下导通或断开，所述电荷栗6基准电压调节电路I工作时仅有一级所述开关导通、其它各级所述开关断开，通过调节导通对应级数的所述开关导通来调节所述可调基准电压VrefO的大小。
[0038]本发明实施例中，还包括:
[0039]第二MOS晶体管开关，所述第二 MOS晶体管开关的源漏极连接所述第一 PMOS管PO的漏极和所述第一反馈电压fdbkl之间。所述第二 MOS晶体管开关的栅极连接使能信号enb，所述使能信号enb由第k级到第O级开关所对应的k+Ι个控制信号组合得到，第k级到第O级开关中有一级开关导通时，所述使能信号enb使所述第二MOS晶体管开关导通;第k级到第O级开关都断开时，所述使能信号enb使所述第二 MOS晶体管开关断开。
[0040]较佳为，各级所述开关在控制信号为高电平时导通、在控制信号为低电平时断开。所述第二 MOS晶体管开关由第二 PMOS管Pl组成，所述使能信号enb为第k级到第O级开关的控制信号做或运算再做非运算后得到的信号。在其他实施例中，也能为:所述第二MOS晶体管开关由第一 NMOS管组成，所述使能信号enb为第k级到第O级开关的控制信号做或运算得到的信号。
[0041]整个电荷栗6电路还包括:第二运算放大器5，电荷栗6，第二分压电路7。
[0042]所述可调基准电压VrefO连接到所述第二运算放大器5的第一输入端，所述第二运算放大器5的输出端连接到所述电荷栗6的输入端。
[0043]所述第二分压电路7连接在所述电荷栗6的输出端和地gnd之间，所述第二分压电路7对所述电荷栗6的输出电压和地gnd分压后形成第二反馈电压fdbk2并连接到所述第二运算放大器5的第二输入端。
[0044]较佳为，所述第二运算放大器5为跨导运算放大器。所述第二分压电路7由多个栅漏连接的NMOS管串联而成。
[0045]本发明实施例能适用于输入基准电压vref存在较大偏差的情况，在输入基准电压vref偏的较高时，通过第二PMOS管Pl将反馈点即第一反馈电压fdbkl点到节点netO以上的电阻即电阻R( k+Ι)至电阻(η)短接，保证电路能正常工作。
[0046]当输入基准电压vref偏高时，我们需要一个比输入基准电压vref低的可调基准电压vref O，此时第一反馈电压fdbkl点与gnd之间的某一挡开关打开。但输入基准电压vref电压偏高时，第一PMOS管PO会因为节点netO电压过高而进入线性区。所以在节点netO与第一反馈电压fdbkl点之间加一个由S(O)到s(k)的某一挡控制的第二 PMOS管Pl短接，避免第一PMOS管PO源漏两端压差过小导致其不在饱和区引起电路不正常工作。
[0047]进行仿真可知，本发明实施例电路在输入基准电压vref偏高到1.5v时，仍基本可以达到运放增益要求，而现有电路在输入基准电压vref为1.42v时，增益已经不达标。
[0048]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种电荷栗基准电压调节电路，其特征在于，包括: 第一运算放大器，所述第一运算放大器的反相输入端连接输入基准电压，所述第一运算放大器的正相输入端连接第一反馈电压； 第一 PMOS管，所述第一 PMOS管的源极接电源电压，所述第一 PMOS管的栅极连接所述第一运算放大器的输出端； 由η级电阻串联形成的电阻串和由η级开关组成的开关阵列，η为大于I的整数，所述电阻串和所述开关阵列组成第一分压电路;所述电阻串连接在所述第一 PMOS管的漏极和地之间；各级电阻的顶端都分别通过一个相同级开关连接到可调基准电压的输出端;各级电阻的顶端为靠近所述第一PMOS管的漏极的一端、各级电阻的底端为靠近地的一端;第O级电阻的底端接地，第η级电阻的顶端连接所述第一PMOS管的漏极； 所述第一反馈电压从所述电阻串的第k级电阻的顶端引出；k为大于等于I且小于η的整数； 各级所述开关在控制信号的控制下导通或断开，所述电荷栗基准电压调节电路工作时仅有一级所述开关导通、其它各级所述开关断开，通过调节导通对应级数的所述开关导通来调节所述可调基准电压的大小。2.如权利要求1所述的电荷栗基准电压调节电路，其特征在于，还包括: 第二 MOS晶体管开关，所述第二 MOS晶体管开关的源漏极连接所述第一 PMOS管的漏极和所述第一反馈电压之间； 所述第二MOS晶体管开关的栅极连接使能信号，所述使能信号由第k级到第O级开关所对应的k+Ι个控制信号组合得到，第k级到第O级开关中有一级开关导通时，所述使能信号使所述第二 MOS晶体管开关导通;第k级到第O级开关都断开时，所述使能信号使所述第二 MOS晶体管开关断开。3.如权利要求2所述的电荷栗基准电压调节电路，其特征在于:各级所述开关在控制信号为高电平时导通、在控制信号为低电平时断开。4.如权利要求3所述的电荷栗基准电压调节电路，其特征在于:所述第二MOS晶体管开关由第二 PMOS管组成，所述使能信号为第k级到第O级开关的控制信号做或运算再做非运算后得到的信号。5.如权利要求3所述的电荷栗基准电压调节电路，其特征在于:所述第二MOS晶体管开关由第一匪OS管组成，所述使能信号为第k级到第O级开关的控制信号做或运算得到的信号。6.如权利要求1所述的电荷栗基准电压调节电路，其特征在于:所述第一运算放大器为跨导运算放大器。7.如权利要求1所述的电荷栗基准电压调节电路，其特征在于，还包括:第二运算放大器，电荷栗，第二分压电路； 所述可调基准电压连接到所述第二运算放大器的第一输入端，所述第二运算放大器的输出端连接到所述电荷栗的输入端； 所述第二分压电路连接在所述电荷栗的输出端和地之间，所述第二分压电路对所述电荷栗的输出电压和地分压后形成第二反馈电压并连接到所述第二运算放大器的第二输入端。8.如权利要求1所述的电荷栗基准电压调节电路，其特征在于:所述第二运算放大器为跨导运算放大器。9.如权利要求1所述的电荷栗基准电压调节电路，其特征在于:所述第二分压电路由多个栅漏连接的NMOS管串联而成。
【文档编号】G05F1/56GK105843316SQ201610374748
【公开日】2016年8月10日
【申请日】2016年5月31日
【发明人】赵艳丽, 傅俊亮, 王鑫
【申请人】上海华虹宏力半导体制造有限公司