带隙基准源电路的制作方法
【专利摘要】本发明公开了一种带隙基准源电路，包括：镜像电流支路、带隙路径和运算放大器；各镜像电流支路分别包括镜像和辅助PMOS管；各镜像PMOS管的漏极连接对应辅助PMOS管的源极，各辅助PMOS管的漏极连接到对应带隙路径的顶端；各镜像PMOS管的栅极都连接运算放大器的输出端；各辅助PMOS管的栅极连接第一偏置电压；各镜像和辅助PMOS管的衬底电极都连接到电源电压；运算放大器的输出端输出一个小于电源电压的高电平，第一偏置电压小于运算放大器的输出电压信号，电路工作时各辅助和镜像PMOS管的栅漏电压差小于使对应PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值。本发明能降低衬底漏电流，提高基准电压的精度。
【专利说明】
带隙基准源电路
技术领域
[0001]本发明涉及一种半导体集成电路制造，特别是涉及一种带隙基准源电路。
【背景技术】
[0002]—般在电源电压域为5V的应用中，由于工作电压一般都有正负10%的要求，即在
5.5V的电源下必须保证正常工作，而由于高压报警VD的最低偏差不能影响到5.5V的正常工作，VD为voltage detector即电压检测器，通过电压检测器检测电压来判断电压是否超过了高压报警值，所以高压报警电压可能会到6V以上，譬如典型的高压报警VD为6V+/-0.4V，最低电压5.6V大于5.5V的正常工作电压，最高电压会到6.4V，即，当高压报警VD为6V+/-
0.4V，有可能在5.6V时就发出高压报警，也有可能需要到6.4V时才发生高压报警，发生高压报警的电源电压值可能为6V+/-0.4V之间的任何值。而对于5V CMOS工艺，对于6.4V的电源电压，也即当电源电压为6.4V时器件可能还会正常工作，这样器件在某些状态下会有明显的衬底漏电，严重影响了带隙基准源的精度。
【发明内容】
[0003]本发明所要解决的技术问题是提供一种带隙基准源电路，能降低电路中的衬底漏电流，提高基准电压的精度。
[0004]为解决上述技术问题，本发明提供的带隙基准源电路包括:三个镜像电流支路、三个带隙路径和一个运算放大器。
[0005]三个所述带隙路径利用采用二极管连接方式连接的双极型晶体管的基射电压和基射电压差具有相反的温度系数的叠加形成和温度无关的基准电压。
[0006]各所述带隙路径的底端接地，各所述带隙路径的顶端和电源电压之间连接有一个所述镜像电流支路，各所述镜像电流支路分别包括一个镜像PMOS管和一个辅助PMOS管。
[0007]各所述镜像电流支路的镜像PMOS管互为镜像，各所述镜像电流支路的镜像PMOS管的源极都接电源电压;各所述镜像电流支路的镜像PMOS的漏极连接对应的所述辅助PMOS管的源极，各所述镜像电流支路的所述辅助PMOS管的漏极连接到对应的所述带隙路径的顶端。
[0008]三个所述带隙路径中的第三带隙路径作为输出路径，所述第三带隙路径的顶端输出基准电压;第一带隙路径的顶端和第二带隙路径的顶端连接到所述运算放大器的两个输入端。
[0009]各所述镜像电流支路的镜像PMOS管的栅极都连接到所述运算放大器的输出端;各所述镜像电流支路的所述辅助PMOS管的栅极连接在一起且连接第一偏置电压。
[0010]各所述镜像电流支路的镜像PMOS管的衬底电极和辅助PMOS管的衬底电极都连接到电源电压。
[0011]所述运算放大器的输出端输出一个小于所述电源电压的高电平，所述第一偏置电压小于所述运算放大器的输出电压信号，在带隙基准源电路工作时所述辅助PMOS管的使所述镜像PMOS管的漏极电压提升到使对应的所述镜像PMOS管的栅漏电压差小于使所述镜像PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值，同时对应的所述辅助PMOS管的栅漏电压差也小于使所述辅助PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值。
[0012]进一步的改进是，所述运算放大器采用折叠式差分共源共栅主体放大电路结构，由第一 NMOS管和第二 NMOS管组成两个差分输入的共源放大管，由第一 PMOS管和第二 PMOS管组成两个共栅放大管，所述第二 PMOS管的漏极为所述运算放大器的输出端，所述第一 PMOS管的源极和所述第二 PMOS管的源极分别连一个由PMOS管组成的电流源电路，所述第一 PMOS管的漏极通过一个辅助PMOS管连接负载电路;所述第一 PMOS管的衬底电极和对应的辅助PMOS管的衬底电极都连接到电源电压;所述第一 PMOS管对应的辅助PMOS管的栅极连接所述第一偏置电压，在带隙基准源电路工作时所述第一PMOS管对应的辅助PMOS管使所述第一PMOS管的漏极电压提升到使对应的所述第一 PMOS管的栅漏电压差小于使所述第一 PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值，同时对应的所述辅助PMOS管的栅漏电压差也小于使所述辅助PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值。
[0013]进一步的改进是，所述镜像PMOS管的栅漏电压差小于3V，对应的所述所述辅助PMOS管的栅漏电压差也小于3V。
[0014]进一步的改进是，所述镜像PMOS管的栅漏电压差和所述第一PMOS管的栅漏电压差都小于3V，对应的所述所述辅助PMOS管的栅漏电压差也小于3V。
[0015]进一步的改进是，所述第一带隙路径由第一双极型晶体管组成，所述第二带隙路径由第一电阻和第二双极型晶体管串联形成，所述第三带隙路径由第二电阻和第三双极型晶体管串联形成，所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管都采用集电极和基极连接在一起的二极管结构。
[0016]所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管都为PNP晶体管；或者，所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管都为NPN晶体管。
[0017]所述第一电阻的第一端连接所述第二双极型晶体管，所述第一电阻的第二端作为所述第二带隙路径的顶端。
[0018]所述第二电阻的第一端连接所述第三双极型晶体管，所述第二电阻的第二端作为所述第三带隙路径的顶端。
[0019]进一步的改进是，所述第一NMOS管的源极和所述第二 NMOS管的源极都连接到作为电流源的第三匪OS管的漏极，所述第三匪OS管的源极接地，所述第三NMOS管的栅极连接第二偏置电压；
[0020]所述第一偏置电压由第一偏置电路提供，所述第一偏置电路包括第四匪OS管、第五匪OS管和第六NMOS管，所述第六NMOS管的漏极连接电源电压，所述第六匪OS管的栅极连接所述运算放大器的输出端;所述第六匪OS管的源极连接所述第五匪OS管的漏极和栅极，所述第五匪OS管的源极连接所述第四NMOS管的漏极，所述第四WOS管的源极和衬底电极、所述第五NMOS管的衬底电极和所述第六NMOS管的衬底电极都接地;所述第四NMOS管的栅极连接所述第二偏置电压，所述第四NMOS管的漏极提供所述第一偏置电压。
[0021 ]进一步的改进是，所述第一 PMOS管所对应的负载电路包括第七NMOS管和第八NMOS管，所述第二 PMOS管所对应的负载电路包括第九NMOS管、第十NMOS管和第^^一NMOS管，所述第七匪OS管的漏极、所述第一 PMOS管所对应的辅助PMOS管的漏极、所述第八NMOS管的栅极和所述第i^一匪OS管的栅极连接在一起，所述第七NMOS管的栅极、所述第十NMOS管的栅极和所述第九NMOS管的栅极都连接第三偏置电压，所述第七NMOS管的源极连接所述第八NMOS管的漏极，所述第八NMOS管的源极接地。
[0022]所述第九匪OS管的漏极连接所述第二PMOS管的漏极，所述第九NMOS管的源极和衬底电极连接所述第十匪OS管的漏极，所述第十NMOS管的源极连接所述第^^一匪OS管的漏极，所述第十一 NMOS管的源极接地。
[0023]所述第七匪OS管的衬底电极、所述第八NMOS管的衬底电极、所述第十NMOS管的衬底电极和所述第i^一NMOS管的衬底电极都接地。
[0024]本发明通过在各镜像电流支路的镜像PMOS管的底部设置辅助PMOS管，辅助PMOS管能增加镜像PMOS管的漏极电压从而减少镜像PMOS管的栅漏电压差且将镜像PMOS管的栅漏电压差设置为小于使镜像PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值，这样能在电源电压增加时使镜像PMOS管的衬底漏电保持较低值;另外，辅助PMOS管的第一电压的设置也使辅助PMOS管的栅漏电压差小于使辅助PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值，从而能在电源电压增加时使辅助PMOS管的衬底漏电保持较低值，最后本发明能降低电路中的衬底漏电流，提高基准电压的精度。
[0025]本发明中运算放大器采用折叠式差分共源共栅主体放大电路结构，在共栅放大管中的第一 PMOS管的漏极和负载电路之间也连接有一个辅助PMOS管，该辅助PMOS管也同样使第一 PMOS管的漏极的电压得到了提升，并使第一 PMOS管和对应的辅助PMOS管的栅漏电压差小于对应的PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值，从而能进一步的降低电路中的衬底漏电流，提高基准电压的精度。
【附图说明】
[0026]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0027]图1是现有带隙基准源电路图；
[0028]图2A是PMOS器件衬底漏电流随源极电压变化的测试条件示意图；
[0029]图2B是PMOS器件衬底漏电流随源极电压变化的测试曲线；
[0030]图3是本发明实施例带隙基准源电路图。
【具体实施方式】
[0031]如图1所示，是现有带隙基准源电路图；带隙基准源电路包括主体电路101和运算放大器102，主体电路1I中包括三个镜像电流支路、三个带隙路径和一个运算放大器；
[0032]各镜像电流支路分别由一个PMOS管实现，图1中分别为PMOS管MP0、MP1和MP2JM0S管MP0、MP1和MP2的源极和衬底电极都接电源电压，PMOS管MP0、MP1和MP2的栅极都接运算放大器102的输出端，PMOS管MPO、MPI和MP2的漏极分别作为对应的镜像电流的输出端。
[0033]带隙路径利用采用二极管连接方式连接的双极型晶体管的基射电压和基射电压差具有相反的温度系数的叠加形成和温度无关的基准电压Vref。图1中，第一带隙路径由PNP管QO组成，第二带隙路径由电阻RO和PNP管Ql组成，第三带隙路径由电阻Rl和PNP管Q2组成，PNP管Q0、Q1和Q2都采用集电极和基极连接在一起并都接地的连接方式，PNP管QO的发射极连接PMOS管MPO的漏极输出信号V-到运算放大器1I的第一个输入端；电阻RO的第一端连接PNP管Ql的发射极，电阻RO的第二端连接PMOS管MPl的漏极输出信号V+到运算放大器101的第二个输入端；电阻Rl的第一端连接PNP管Q2的发射极，电阻Rl的第二端连接PMOS管MP2的漏极并输出基准电压Vref。
[0034]运算放大器102采用由匪OS管丽I和丽2和PMOS管MP8和MP9形成的折叠式差分共源共栅主体放大电路结构，匪OS管MNl和丽2组成两个差分输入的共源放大管，PMOS管MP8和MP9组成两个共栅放大管。
[0035]匪OS管丽I的栅极连接信号V+，W0S管丽2的栅极连接信号V-，W0S管丽I和丽2的源极连接由NMOS管MNO组成的电流源，NMOS管MNO的栅极连偏置电压nb ias I。
[0036]PMOS管MP8的源极连接由PMOS管MP6组成的电流源，PMOS管MP9的源极连接由PMOS管MP7组成的电流源，PMOS管MP6和MP7的栅极都连接偏置电压pbiasl，PM0S管MP8和MP9的栅极都连接偏置电压pbias2。
[0037]PMOS管MP8的漏极连接有由NMOS管丽3和丽5串联形成的负载电路，PMOS管MP9的漏极连接有由NMOS管MN7、NM4和MN6串联形成的负载电路。NMOS管MN7、NM4和MN3的栅极都连接偏置电压nbias2，NM0S管丽5和丽6的栅极都连接到NMOS管丽3的漏极和PMOS管MP8的漏极且连接节点为节点netAlMOS管MP9的漏极为运算放大器102的输出端且输出信号out。
[0038]图1所示的电路结构在电源电压较大时如为6.4V时会有明显的衬底漏电，严重影响了带隙基准源的精度。也即在带隙基准源的正常工作电压为5V正负10%时，电源电压最高可以到6.4V而不会产生报警，也即带隙基准源的电源电压会达到6.4V，在6.4V的条件下带隙基准源的衬底漏电流会较大，从而影响带隙基准源的精度。
[0039]对图1所示电路结构进行分析发现，带隙基准源的衬底漏电流主要来至于PMOS管，如PMOS管MP0、MP1、MP2和MP8，这几个PMOS管具有的共同特性是带隙基准源工作时漏极具有较低的电压，而栅极具有较高的电压，这使得这些PMOS管的栅漏电压差较大，从而使得带隙基准源的衬底漏电流较大。
[0040]上述PMOS管的具有较大的衬底漏电流的原因能够通过仿真测试来证明，如图2A所示，是PMOS器件衬底漏电流随源极电压变化的测试条件示意图；如图2B所示，是PMOS器件衬底漏电流随源极电压变化的测试曲线;通过仿真可以发现，在保持源端即源极电流为250nA的理想电流，漏端即漏极电压为0V，衬底电压为6.4V，将源端电压Vs从1.8V变化到6.4V，为了保持源端250nA恒定电流，栅极电压Vg跟随源端电压Vs变化，仿真衬底漏电流。图2B中，曲线301为栅极电压Vg跟随源端电压Vs变化的曲线；曲线302为衬底漏电流随随源端电压Vs变化的曲线；图2B中，虚直线303a和栅极电压Vg为纵坐标的3V位置相交，虚线直线303b和曲线302相交位置处对应于器件栅极和漏极电压差为3V时的情形，可以看出，器件栅极和漏极电压差大于3V时，衬底漏电开始明显增加，增加后的衬底漏电流很快就达到了 nA的数量级，这会对250nA的源极电流产生影响，影响基准电压的精度;器件栅极和漏极电压差大于3V时，衬底漏电开始明显增加的原因为当器件栅极漏极电压差过大时，形成大的电场，导致衬底电流大幅增加。所以必须限制栅极和漏极的电压差。
[0041]如图3所示，是本发明实施例带隙基准源电路图，本发明实施例带隙基准源电路包括:三个镜像电流支路、三个带隙路径和一个运算放大器2;标记I对应于带隙基准源电路的主体部分，标记2对应于运算放大器。
[0042]三个所述带隙路径利用采用二极管连接方式连接的双极型晶体管的基射电压和基射电压差具有相反的温度系数的叠加形成和温度无关的基准电压Vref。
[0043]各所述带隙路径的底端接地，各所述带隙路径的顶端和电源电压之间连接有一个所述镜像电流支路，各所述镜像电流支路分别包括一个镜像PMOS管和一个辅助PMOS管。本发明实施例中，各所述镜像电流支路对应的镜像PMOS管分别为镜像PMOS管MPO、MP1和MP2，镜像PMOS管MPO对应的辅助PMOS管为辅助PMOS管MP3，镜像PMOS管MPl对应的辅助PMOS管为辅助PMOS管MP4，镜像PMOS管MP2对应的辅助PMOS管为辅助PMOS管MP5。
[0044]各所述镜像电流支路的镜像PMOS管互为镜像，镜像PMOS管MPO、MPI和MP2的栅极连接在一起且连接所述运算放大器2的输出电压信号out;各所述镜像电流支路的镜像PMOS管MPO、MPI和MP2的源极都接电源电压;各所述镜像电流支路的镜像PMOS的漏极连接对应的所述辅助PMOS管的源极，各所述镜像电流支路的所述辅助PMOS管的漏极连接到对应的所述带隙路径的顶端。
[0045]三个所述带隙路径中的第三带隙路径作为输出路径，所述第三带隙路径的顶端输出基准电压Vref;第一带隙路径的顶端和第二带隙路径的顶端连接到所述运算放大器2的两个输入端。
[0046]各所述镜像电流支路的镜像PMOS管的栅极都连接到所述运算放大器2的输出端；各所述镜像电流支路的所述辅助PMOS管的栅极连接在一起且连接第一偏置电压pbiasO。
[0047]各所述镜像电流支路的镜像PMOS管的衬底电极和辅助PMOS管的衬底电极都连接到电源电压。
[0048]所述运算放大器2的输出端输出一个小于所述电源电压的高电平电压信号out，所述第一偏置电压PbiasO小于所述运算放大器2的输出电压信号out，在带隙基准源电路工作时所述辅助PMOS管的使所述镜像PMOS管的漏极电压提升到使对应的所述镜像PMOS管的栅漏电压差小于使所述镜像PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值，同时对应的所述辅助PMOS管的栅漏电压差也小于使所述辅助PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值。
[0049]本发明实施例中，所述第一带隙路径由第一双极型晶体管QO组成，所述第二带隙路径由第一电阻RO和第二双极型晶体管Ql串联形成，所述第三带隙路径由第二电阻Rl和第三双极型晶体管Q2串联形成，所述第一双极型晶体管Q0、所述第二双极型晶体管Ql和所述第三双极型晶体管Q2都采用集电极和基极连接在一起的二极管结构。所述第一双极型晶体管Q0、所述第二双极型晶体管Ql和所述第三双极型晶体管Q2都为PNP晶体管。所述第一电阻RO的第一端连接所述第二双极型晶体管Ql，所述第一电阻RO的第二端作为所述第二带隙路径的顶端;所述第二电阻Rl的第一端连接所述第三双极型晶体管Q2，所述第二电阻Rl的第二端作为所述第三带隙路径的顶端。由图1所示可知，所述第二带隙路径的第一电阻RO两端的电压为所述第一双极型晶体管QO和所述第二双极型晶体管Ql的基射电压差即:△ VBE =(VbeQO-VbeQi) ； △ VBE表示所述第一双极型晶体管QO和所述第二双极型晶体管Ql的基射电压差，VbeQQ表示所述第一双极型晶体管QO的基射电压，VbeQ1表示所述第二双极型晶体管Ql的基射电压;本发明实施例中所述第二双极型晶体管Ql的发射极面积要大于所述第一双极型晶体管QO的发射极面积，这样能够使得VbeQO大于VbeQ1。所以三个镜像电流支路的电流都是由ΔVBE/R0决定，RO表示第一电阻RO的电阻；最后基准电压Vref为所述第三双极型晶体管Q2的基射电压VbeQ2和第二电阻Rl的两端的电压的和，第二电阻Rl的两端的电压由△ VBEXRl/RO，Rl表示第二电阻Rl的电阻，由于VbeQdP Δ VBE XR1/R0的温度系数正好相反，所以温度系数相互抵消后能使基准电压Vref和温度无关。在其它实施例中，三个所述带隙路径能够做相应的变化，如:所述第一双极型晶体管Q0、所述第二双极型晶体管Ql和所述第三双极型晶体管Q2都为采用NPN晶体管;或者采用其它电路结构实现温度系数相互抵消。
[0050]所述运算放大器2采用折叠式差分共源共栅主体放大电路结构，由第一NMOS管MNl和第二NMOS管MN2组成两个差分输入的共源放大管，由第一PMOS管MP8和第二PMOS管MP9组成两个共栅放大管，所述第二PMOS管MP9的漏极为所述运算放大器2的输出端，所述第一PMOS管MP8的源极和所述第二 PMOS管MP9的源极分别连一个由PMOS管组成的电流源电路。本发明实施例中，所述第一PMOS管MP8的源极连接由PMOS管MP6组成的电流源，所述第二PMOS管MP9的源极连接由PMOS管MP7组成的电流源;PMOS管MP6和MP7的源极和衬底电极都接电源电压，PMOS管MP6和MP7的栅极都接偏置电Spbias I。
[0051 ] 所述第一匪OS管丽I的漏极连接所述第一 PMOS管MP8的源极，所述第二匪OS管丽2的漏极连接所述第二 PMOS管MP9的源极;所述第一 PMOS管MP8的栅极和所述第二 PMOS管MP9的栅极都连接偏置电压pbias2。
[0052]所述第一 PMOS管MP8的漏极通过一个辅助PMOS管MPlO连接负载电路；所述第一PMOS管MP8的衬底电极和对应的辅助PMOS管MPlO的衬底电极都连接到电源电压;所述第一PMOS管MP8对应的辅助PMOS管MPlO的栅极连接所述第一偏置电压pbiasO，在带隙基准源电路工作时所述第一 PMOS管MP8对应的辅助PMOS管MPlO使所述第一 PMOS管MP8的漏极电压提升到使对应的所述第一 PMOS管MP8的栅漏电压差小于使所述第一 PMOS管MP8的衬底漏电流以纳安/伏的速率大幅增加的值，同时对应的所述辅助PMOS管MP1的栅漏电压差也小于使所述辅助PMOS管MPlO的衬底漏电流以纳安/伏的速率大幅增加的值。
[0053]较佳选择为，所述镜像PMOS管的栅漏电压差和所述第一PMOS管MP8的栅漏电压差都小于3V，对应的所述所述辅助PMOS管的栅漏电压差也小于3V。根据图2B的仿真可以看出，PMOS管的栅漏电压差小于3V时能使PMOS管的衬底漏电流保持较低只，从而无法对nA级的各路径电流造成影响。
[0054]本发明实施例中，所述第一匪OS管MNl的源极和所述第二NMOS管MN2的源极都连接到作为电流源的第三匪OS管丽O的漏极，所述第三匪OS管丽O的源极接地，所述第三匪OS管MNO的栅极连接第二偏置电压nbiasl。
[0055]所述第一偏置电压pbiasO由第一偏置电路提供，所述第一偏置电路包括第四NMOS管丽8、第五匪OS管MN9和第六NMOS管丽10，所述第六NMOS管丽10的漏极连接电源电压，所述第六匪OS管丽10的栅极连接所述运算放大器2的输出端;所述第六匪OS管丽10的源极连接所述第五WOS管丽9的漏极和栅极，所述第五匪OS管丽9的源极连接所述第四WOS管丽8的漏极，所述第四NMOS管MN8的源极和衬底电极、所述第五NMOS管MN9的衬底电极和所述第六NMOS管MNlO的衬底电极都接地;所述第四NMOS管MN8的栅极连接所述第二偏置电压nbiasl，所述第四NMOS管MN8的漏极提供所述第一偏置电压pbiasO。
[0056]所述第一 PMOS管MP8所对应的负载电路包括第七匪OS管丽3和第八匪OS管丽5，所述第二 PMOS管MP9所对应的负载电路包括第九匪OS管MN7、第十匪OS管MN4和第^^一匪OS管丽6，所述第七匪OS管丽3的漏极、所述第一PMOS管MP8所对应的辅助PMOS管MP1的漏极、所述第八NMOS管丽5的栅极和所述第^^一NMOS管丽6的栅极连接在一起，所述第七匪OS管丽3的栅极、所述第十匪OS管丽4的栅极和所述第九匪OS管丽7的栅极都连接第三偏置电压，所述第七NMOS管丽3的源极连接所述第八NMOS管丽5的漏极，所述第八NMOS管丽5的源极接地。
[0057]所述第九匪OS管丽7的漏极连接所述第二 PMOS管MP9的漏极，所述第九匪OS管丽7的源极和衬底电极连接所述第十NMOS管MN4的漏极，所述第十NMOS管MN4的源极连接所述第i^一NMOS管MN6的漏极，所述第^^一NMOS管MN6的源极接地。本发明实施例中，所述第九NMOS管MN7为阈值电压接近OV的本位晶体管(native Mosfet)。
[0058]所述第七匪OS管丽3的衬底电极、所述第八匪OS管丽5的衬底电极、所述第十匪OS管MN4的衬底电极和所述第i^一NMOS管MN6的衬底电极都接地。
[0059]图3中，节点netA为第一PMOS管MP8的漏极，节点netB为镜像PMOS管MPO的漏极，节点netC为镜像PMOS管MPl的漏极，节点netD为镜像PMOS管MP2的漏极，节点netE为辅助PMOS管MPlO的漏极。本发明实施例通过设置辅助PMOS管MP10、MP3、MP4和MP5后，能够分别提升节点netA、节点netB、节点netC、节点netD的电压，使得对应的PMOS管的栅漏电压差减少，从而能降低各PMOS管的衬底漏电流，最终提高基准电压Vref的精度。
[0060]对于图1所示的现有电路，以一个0.13μπι 5V CMOS工艺形成的电路为例，当电源电压为6.4V时:
[0061 ]对于 PMOS 管 MP8 和 MP9 有:
[0062]Vmp8gate = Vmp9gate = 5.065V；
[0063]VnetA = 750mV, Imp8sub = ΙΟηΑ；
[0064]Vout = 5.36V,Imp9sub = 0 0
[0065]同样的情况，对于PMOS管MPO，MPl和MP2有
[0066]Vout = VmpOgate = Vmplgate = Vmp2gate = 5.36V ；
[0067]V+ = 650mV, ImpOsub = 105nA；
[0068]V-= 650mV, Implsub = 105nA；
[0069]Vref = IV，Imp2sub = 53nA。
[0070]其中VmpOgate表示PMOS管MPO的栅极电压，Vmplgate表示PMOS管MPl的栅极电压，Vmp2gate表示PMOS管MP2的栅极电压，Vmp8gate表示PMOS管MP8的栅极电压，Vmp9gate表示PMOS管MP9的栅极电压，ImpO sub表示PMOS管MPO的衬底漏电流，Imp I sub表示PMOS管MPI的衬底漏电流，Imp2sub表示PMOS管MP2的衬底漏电流，Imp8sub表示PMOS管MP8的衬底漏电流，Imp9sub表示PMOS管MP9的衬底漏电流;V+表示信号V+的大小，V-表示信号V-的大小，Vout表示信号Vout的大小。可以看出，PMOS管MPO，MP1，MP2和MP8的衬底漏电流都达到了nA的连接，这些衬底漏电流严重影响了带隙基准源的精度。
[0071]和图1相比，图3本发明实施例电路在现有带隙基准源电路上增加NMOS管MN8?MNlO和PMOS管MP3，MP4，MP5和MPlO，能够把PMOS管MP8和MPO?MP2的漏极电压限制在一个较高电压，即减小其栅极和漏极的电压差。仿真可以看到:
[0072]对于PMOS 管 MP8:
[0073]Vmp8gate = 5.065V；
[0074]VnetA = Vout-Vgsmnl0-Vgsmn9+Vgsmpl0 ；
[0075]Vout = VDD-VgsmpO ；
[0076]VnetA = 3.695V；
[0077]Vmp8gate-drain = 1.37V；
[0078]Imp8sub = 35.44fA。
[0079]对于新增的PMOS管MPlO:
[0080]Vmp I Ogate = 2.392V；
[0081 ] VnetE = 0.742V；
[0082]VmplOgate-drain = 1.65V
[0083]Impl0sub = 6.492pA0
[0084]其中，VgsmnlO表示匪OS管MNlO的栅源电压，Vgsmn9表示匪OS管MN9的栅源电压，VgsmplO表示PMOS管MPlO的栅源电压，VgsmpO表示PMOS管MPO的栅源电压；VmplOgate表示PMOS管MPlO的栅极电压；VDD表示电源电压，VnetA表示节点netA的电压，VnetE表示节点netE的电压；Vmp8gate_drain 表示 PMOS 管 MP8的栅漏电压差，VmplOgate-drain 表示 PMOS 管MPlO的栅漏电压差；ImplOsub表示PMOS管MPlO的衬底漏电流。可以看出Imp8sub和ImplOsub分别为fA和pA的数量级，远小于nA的数量级。
[0085 ] 同理，新增的PMOS管MP3、MP4和MP5能很好的限制PMOS管MPO、MPI和MP2的漏极电压过低情况，使PMOS管MP0、MP1和MP2的栅极漏极电压差小于3V，且保证新增的PMOS管MP3、MP4和MP5的栅极漏极电压差小于3V，因此使得PMOS管MPO?MP5的衬底漏电保持在pA量级，不会影响带隙基准源的精度。
[0086]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种带隙基准源电路，其特征在于，包括:三个镜像电流支路、三个带隙路径和一个运算放大器； 三个所述带隙路径利用采用二极管连接方式连接的双极型晶体管的基射电压和基射电压差具有相反的温度系数的叠加形成和温度无关的基准电压； 各所述带隙路径的底端接地，各所述带隙路径的顶端和电源电压之间连接有一个所述镜像电流支路，各所述镜像电流支路分别包括一个镜像PMOS管和一个辅助PMOS管； 各所述镜像电流支路的镜像PMOS管互为镜像，各所述镜像电流支路的镜像PMOS管的源极都接电源电压;各所述镜像电流支路的镜像PMOS的漏极连接对应的所述辅助PMOS管的源极，各所述镜像电流支路的所述辅助PMOS管的漏极连接到对应的所述带隙路径的顶端； 三个所述带隙路径中的第三带隙路径作为输出路径，所述第三带隙路径的顶端输出基准电压；第一带隙路径的顶端和第二带隙路径的顶端连接到所述运算放大器的两个输入端； 各所述镜像电流支路的镜像PMOS管的栅极都连接到所述运算放大器的输出端;各所述镜像电流支路的所述辅助PMOS管的栅极连接在一起且连接第一偏置电压； 各所述镜像电流支路的镜像PMOS管的衬底电极和辅助PMOS管的衬底电极都连接到电源电压； 所述运算放大器的输出端输出一个小于所述电源电压的高电平，所述第一偏置电压小于所述运算放大器的输出电压信号，在带隙基准源电路工作时所述辅助PMOS管的使所述镜像PMOS管的漏极电压提升到使对应的所述镜像PMOS管的栅漏电压差小于使所述镜像PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值，同时对应的所述辅助PMOS管的栅漏电压差也小于使所述辅助PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值。2.如权利要求1所述的带隙基准源电路，其特征在于:所述运算放大器采用折叠式差分共源共栅主体放大电路结构，由第一匪OS管和第二匪OS管组成两个差分输入的共源放大管，由第一PMOS管和第二PMOS管组成两个共栅放大管，所述第二PMOS管的漏极为所述运算放大器的输出端，所述第一PMOS管的源极和所述第二PMOS管的源极分别连一个由PMOS管组成的电流源电路，所述第一 PMOS管的漏极通过一个辅助PMOS管连接负载电路;所述第一PMOS管的衬底电极和对应的辅助PMOS管的衬底电极都连接到电源电压;所述第一 PMOS管对应的辅助PMOS管的栅极连接所述第一偏置电压，在带隙基准源电路工作时所述第一 PMOS管对应的辅助PMOS管使所述第一 PMOS管的漏极电压提升到使对应的所述第一 PMOS管的栅漏电压差小于使所述第一 PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值，同时对应的所述辅助PMOS管的栅漏电压差也小于使所述辅助PMOS管的衬底漏电流以纳安/伏的速率大幅增加的值。3.如权利要求1所述的带隙基准源电路，其特征在于:所述镜像PMOS管的栅漏电压差小于3V，对应的所述所述辅助PMOS管的栅漏电压差也小于3V。4.如权利要求2所述的带隙基准源电路，其特征在于:所述镜像PMOS管的栅漏电压差和所述第一 PMOS管的栅漏电压差都小于3V，对应的所述所述辅助PMOS管的栅漏电压差也小于3V。5.如权利要求1或2所述的带隙基准源电路，其特征在于:所述第一带隙路径由第一双极型晶体管组成，所述第二带隙路径由第一电阻和第二双极型晶体管串联形成，所述第三带隙路径由第二电阻和第三双极型晶体管串联形成，所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管都采用集电极和基极连接在一起的二极管结构； 所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管都为PNP晶体管;或者，所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管都为NPN晶体管； 所述第一电阻的第一端连接所述第二双极型晶体管，所述第一电阻的第二端作为所述第二带隙路径的顶端； 所述第二电阻的第一端连接所述第三双极型晶体管，所述第二电阻的第二端作为所述第三带隙路径的顶端。6.如权利要求2所述的带隙基准源电路，其特征在于:所述第一匪OS管的源极和所述第二匪OS管的源极都连接到作为电流源的第三NMOS管的漏极，所述第三NMOS管的源极接地，所述第三NMOS管的栅极连接第二偏置电压； 所述第一偏置电压由第一偏置电路提供，所述第一偏置电路包括第四匪OS管、第五NMOS管和第六NMOS管，所述第六匪OS管的漏极连接电源电压，所述第六NMOS管的栅极连接所述运算放大器的输出端;所述第六NMOS管的源极连接所述第五匪OS管的漏极和栅极，所述第五NMOS管的源极连接所述第四NMOS管的漏极，所述第四NMOS管的源极和衬底电极、所述第五NMOS管的衬底电极和所述第六NMOS管的衬底电极都接地;所述第四NMOS管的栅极连接所述第二偏置电压，所述第四NMOS管的漏极提供所述第一偏置电压。7.如权利要求2或6所述的带隙基准源电路，其特征在于:所述第一PMOS管所对应的负载电路包括第七匪OS管和第八匪OS管，所述第二 PMOS管所对应的负载电路包括第九匪OS管、第十匪OS管和第^^一匪OS管，所述第七匪OS管的漏极、所述第一PMOS管所对应的辅助PMOS管的漏极、所述第八匪OS管的栅极和所述第^^一匪OS管的栅极连接在一起，所述第七WOS管的栅极、所述第十匪OS管的栅极和所述第九WOS管的栅极都连接第三偏置电压，所述第七NMOS管的源极连接所述第八NMOS管的漏极，所述第八NMOS管的源极接地； 所述第九NMOS管的漏极连接所述第二 PMOS管的漏极，所述第九NMOS管的源极和衬底电极连接所述第十匪OS管的漏极，所述第十NMOS管的源极连接所述第十一 NMOS管的漏极，所述第^^一NMOS管的源极接地； 所述第七匪OS管的衬底电极、所述第八匪OS管的衬底电极、所述第十匪OS管的衬底电极和所述第十一 NMOS管的衬底电极都接地。
【文档编号】G05F1/56GK105867500SQ201610268920
【公开日】2016年8月17日
【申请日】2016年4月27日
【发明人】唐成伟
【申请人】上海华虹宏力半导体制造有限公司