一种负电压产生电路及集成芯片的制作方法
【专利摘要】本发明属于集成电路领域，提供了一种负电压产生电路及集成芯片。本发明通过采用包括负电压产生模块、第一输出模块及第二输出模块的负电压产生电路，通过负电压产生模块产生负电压，通过第一输出模块将所述负电压进行输出，并通过第二输出模块将所述负电压输出至第一输出模块中的第一NMOS管的衬底和第二NMOS管的衬底，从而使得第一NMOS管的漏衬或源衬以及第二NMOS管的漏衬或源衬持续处于反偏状态，保证了负电压产生电路输出电压的稳定性，避免了因负电压产生电路输出电压的不稳定而引起的漏电情况或闩锁效应。
【专利说明】
一种负电压产生电路及集成芯片
技术领域
[0001]本发明属于集成电路领域，尤其涉及一种负电压产生电路及集成芯片。
【背景技术】
[0002]随着集成电路制造工艺精度的不断提高，芯片的供电电压越来越低，甚至低于IV，而外部的供电电源正趋于标准统一化，这样就导致芯片外部供电电源趋于单一，无法提供多种类型的电源。因此，一般会在芯片内部对电路的供电电源进行扩展，比如在芯片内部设计高于供电电源电压的供电电路，或者低于地电位的负压供电电路。而作为供电电路，其稳定性直接决定了供电电路的性能。
[0003]传统的负电压产生电路是由负电压产生模块、输出单元和稳压电容构成的，负电压产生模块与正电源连接，用于产生幅度大小等于正电源幅度的负电压，输出单元用于将所述负电压进行输出，稳压电容用于稳定负电压产生电路输出端的电压。如图1所示，输出单元包括交叉耦合的第一 NMOS管和第二 NMOS管，第一 NMOS管的漏极同时接第二 NMOS管的栅极和负电压产生模块的第一输出端，第二 NMOS管的漏极同时接第一 NMOS管的栅极和负电压产生模块的第二输出端，第一 NMOS管的源极、第一 NMOS管的衬底、第二 NMOS管的源极及第二WOS管的衬底共接作为第一输出模块的输出端。一般情况下，加在第一匪OS管和第二匪OS管上的时钟信号是反相的，以使第一NMOS管和第二NMOS管在正常工作时交替导通，以提高负电压产生电路的转换效率。
[0004]然而，由于加在第一NMOS管和第二NMOS管上的反相时钟信号是通过反相器实现的，而反相器在进行信号翻转时存在一个中间态，该中间态会使得第一NMOS管和第二NMOS管同时导通或关断，导致负电压产生电路的输出电压不稳定，而第一NMOS管的衬底电压和第二匪OS管的衬底电压会随负电压产生电路输出电压的变化而变化，这样就会导致第一匪OS管和第二匪OS管的漏衬(漏极与衬底形成的PN结)可能发生正偏，从而引起漏电，甚至形成闩锁效应，导致芯片无法正常工作。
【发明内容】
[0005]本发明的目的在于提供一种负电压产生电路及集成芯片，旨在解决传统的负电压产生电路的输出电压不稳定，导致第一匪OS管和第二匪OS管的漏衬或源衬可能发生正偏，从而引起漏电，甚至形成闩锁效应，导致芯片无法正常工作的问题。
[0006]本发明是这样实现的，一种负电压产生电路，包括负电压产生模块、第一输出模块及第一稳压电容;所述负电压产生模块的第一电源端、第二电源端及第三电源端分别接第一电源、第二电源及第三电源，所述负电压产生模块用于产生负电压，所述第一输出模块用于将所述负电压进行输出；所述第一输出模块包括交叉耦合的第一 NMOS管和第二 NMOS管，所述第一 NMOS管的漏极与所述第二 NMOS管的栅极共接于所述负电压产生模块的第一输出端，所述第二 NMOS管的漏极与所述第一 NMOS管的栅极共接于所述负电压产生模块的第二输出端，所述第一 NMOS管的源极和所述第二匪OS管的源极共接作为所述负电压的输出端，所述第一稳压电容接在所述第一 NMOS管的源极和地之间;所述负电压产生电路还包括第二输出丰吴块；
[0007]所述第二输出模块的第一输入端和第二输入端分别接所述负电压产生模块的第一输出端和第二输出端，所述第二输出模块的第一输出端和第二输出端分别接所述第一NMOS管的衬底和所述第二 NMOS管的衬底；
[0008]所述第二输出模块将所述负电压输出至所述第一匪OS管的衬底和所述第二匪OS管的衬底，以使所述第一NMOS管的漏衬或源衬以及所述第二NMOS管的漏衬或源衬持续处于反偏状态。
[0009]本发明还提供了一种集成芯片，包括第一电源、第二电源及第三电源，所述集成芯片还包括上述提供的负电压产生电路，所述第一电源、第二电源及第三电源均与所述负电压产生电路连接。
[0010]本发明通过采用包括负电压产生模块、第一输出模块及第二输出模块的负电压产生电路，通过负电压产生模块产生负电压，通过第一输出模块将所述负电压进行输出，并通过第二输出模块将所述负电压输出至第一输出模块中的第一 NMOS管的衬底和第二 NMOS管的衬底，从而使得第一 NMOS管的漏衬或源衬以及第二 NMOS管的漏衬或源衬持续处于反偏状态，保证了负电压产生电路输出电压的稳定性，避免了因负电压产生电路输出电压的不稳定而引起的漏电情况或闩锁效应。
【附图说明】
[0011]图1是现有技术提供的负电压产生电路的电路结构图；
[0012]图2是本发明实施例提供的负电压产生电路的模块结构示意图；
[0013]图3是本发明实施例提供的负电压产生电路的电路结构示意图；
[0014]图4是本发明实施例提供的时钟单元所产生的非交叠时钟信号的示意图。
【具体实施方式】
[0015]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0016]本发明实施例通过采用包括负电压产生模块、第一输出模块及第二输出模块的负电压产生电路，通过负电压产生模块产生负电压，通过第一输出模块将所述负电压进行输出，并通过第二输出模块将所述负电压输出至第一输出模块中的第一NMOS管的衬底和第二NMOS管的衬底，从而使得第一 NMOS管的漏衬或源衬以及第二 NMOS管的漏衬或源衬持续处于反偏状态，保证了负电压产生电路输出电压的稳定性，避免了因负电压产生电路输出电压的不稳定而引起的漏电情况或闩锁效应。
[0017]图2是本发明实施例提供的负电压产生电路的模块结构示意图，为了便于说明，仅示出了与本发明实施例相关的部分。
[0018]如图2所不，负电压产生电路包括负电压产生模块1、第一输出模块2及第一稳压电容Cout，负电压产生模块I的第一电源端、第二电源端及第三电源端分别接第一电源V1、第二电源V2及第三电源V3，负电压产生模块I用于产生负电压，第一输出模块2用于将所述负电压进行输出，第一稳压电容Cout用于存储被负电压产生模块I带到负电位的电荷，并稳定负电压产生电路输出端的电压;第一输出模块2包括交叉耦合的第一 NMOS管丽I和第二 NMOS管MN2，第一 NMOS管MNl的漏极与第二 NMOS管MN2的栅极共接于负电压产生模块I的第一输出端，第二 NMOS管MN2的漏极与第一 NMOS管MNl的栅极共接于负电压产生模块I的第二输出端，第一匪OS管MNl的源极和第二 NMOS管MNl的源极共接作为负电压产生电路的输出端，用于输出所述负电压，第一稳压电容Cout接在第一输出模块2的输出端和地之间；负电压产生电路还包括第二输出模块3。
[0019]第二输出模块3的第一输入端和第二输入端分别接负电压产生模块I的第一输出端和第二输出端，第二输出模块3的第一输出端和第二输出端分别接第一 NMOS管丽I的衬底和第二 NMOS管丽2的衬底。
[0020]第二输出模块3将所述负电压输出至第一匪OS管丽I的衬底和第二 NMOS管丽2的衬底，以使第一 NMOS管MNl的漏衬(漏极与衬底形成的PN结)或源衬(源极与衬底形成的PN结)以及第二 NMOS管MN2的漏衬或源衬持续处于反偏状态，从而保证负电压产生电路输出电压的稳定性。
[0021]在本发明实施例中，第一电源V1、第二电源V2及第三电源V3的电压值均可以为O?VDD之间的任意一个电压值，只要保证V1>V2，V1>V3且V2+V3〈V1即可。正常情况下，负电压产生电路输出端的电压值Vout = V2+V3-V1，例如，当VI = VDD时，V2 = V3 = GND = O时，负电压产生电路输出端的电压值Vout = -VDD。在实际应用中，只要合理地选择V1、V2及V3的值，便可以产生任意想要的负电压。
[0022]图3是本发明实施例提供的负电压产生电路的电路结构示意图，为了便于说明，仅示出了与本发明实施例相关的部分。
[0023]作为本发明一实施例，第二输出模块3包括交叉耦合的第三NMOS管MN3和第四NMOS管MN4，第四NMOS管MN4的栅极和第三NMOS管MN3的栅极分别为第二输出模块3的第一输入端和第二输入端，第三NMOS管MN3的漏极接第四NMOS管MN4的栅极，第四NMOS管MN4的漏极接第三NMOS管MN3的栅极，第三NMOS管MN3的衬底和源极共接作为第二输出模块3的第一输出端，第四NMOS管MN4的衬底和源极共接作为第二输出模块3的第二输出端。
[0024]作为本发明一实施例，负电压产生电路还包括第二稳压模块4，第二稳压模块4的第一端同时接第二输出模块3的第一输出端和第二输出端，第二稳压模块4的第二端接地，第二稳压模块4用于稳定第二输出模块3的第一输出端和第二输出端的电压。
[0025]作为本发明一实施例，第二稳压模块4为第二稳压电容Cb，第二稳压电容的Cb第一端和第二端分别为第二稳压模块4的第一端和第二端。
[0026]在本发明实施例中，第二稳压电容Cb同时还可以滤除第二输出模块3的第一输出端和第二输出端输出的负电压中的杂波。
[0027]作为本发明一实施例，负电压产生模块包括时钟单元10、第一充电单元11、电荷栗单元12及第二充电单元13。
[0028]时钟单元10的第一输出端和第二输出端分别接第一充电单元11的第一时钟端和第二时钟端，第一充电单元11的第一电源端和第二电源端分别为负电压产生模块I的第一电源端和第二电源端，第一充电单元11的第一输出端和第二输出端分别接电荷栗单元12的第一输入端和第二输入端，电荷栗单元12的第一输出端和第二输出端分别为负电压产生模块I的第一输出端和第二输出端，电荷栗单元12的第一输出端和第二输出端分别接第二充电单元13的第一输入端和第二输入端，第二充电单元13的电源端为负电压产生模块I的第三电源端。
[0029]在本发明实施例中，时钟单元10用于产生一对非交叠时钟信号CKN和CKP，如图4所示，在一个周期内，CKN和CKP多数情况下是反相的，只有少数极短的时间内是同相的。将CKN和CKP设计为交叠时钟而不直接设置为反相时钟的目的是，避免CKN和CKP同时翻转而导致非同相的功率开关管同时导通而造成电路短路以及电容漏电等严重风险。第一充电单元11和第二充电单元13用于向电荷栗单元12充电，电荷栗单元12用于产生负电压。
[0030]作为本发明一实施例，第一充电单元11包括第一开关子单元110和第二开关子单元 111 ο
[0031 ]第一开关子单元110的输入端和输出端分别为第一充电单元11的第一输入端和第一输出端，第二开关子单元111的输入端和输出端分别为第一充电单元11的第二输入端和第二输出端，第一开关子单元110的第一电源端和第二开关子单元111的第一电源端共接作为第一充电单元11的第一电源端，第一开关子单元110的第二电源端和第二开关子单元111的第二电源端共接作为第一充电单元11的第二电源端。
[0032]在本发明实施例中，第一开关子单元110用于输出电平Vl或电平V2，第二开关子单元111用于输出电平Vl或电平V2。在第一开关子单元110的时钟信号CKN和第二开关子单元111的时钟信号CKP反相的情况下，若第一开关子单元110输出电平VI，则第二开关子单元111输出电平V2，若第一开关子单元110输出电平V2，则第二开关子单元111输出电平Vl。在第一开关子单元110的时钟信号CKN和第二开关子单元111的时钟信号CKP同相的情况下，第一开关子单兀110和第二开关子单兀111同时输出电平Vl或同时输出电平V2。
[0033]作为本发明一实施例，第一开关子单元110包括第三PMOS管MP3和第五NMOS管MN5，第三PMOS管MP3的栅极和第五WOS管MN5的栅极共接作为第一开关子单元110的输入端，第三PMOS管MP3的漏极和第五匪OS管MN5的漏极共接作为第一开关子单元的输出端，所第三PMOS管MP3的衬底和源极共接作为第一开关子单元110的第一电源端，第五NMOS管MN5的衬底和源极共接作为第一开关子单元110的第二电源端。
[0034]第二开关子单元111包括第四PMOS管MP4和第六NMOS管MN6，第四PMOS管MP4的栅极和第六NMOS管MN6的栅极共接作为第二开关子单元的输入端，第四PMOS管MP4的漏极和第六NMOS管MN6的漏极共接作为第二开关子单元的输出端，所第四PMOS管MP4的衬底和源极共接作为第二开关子单元111的第一电源端，第六《OS管MN6的衬底和源极共接作为第二开关子单元111的第二电源端。
[0035]在本发明实施例中，当时钟信号CKN为高电平时，第五NMOS管MN5导通，第三PMOS管MP3截止，第一开关子单元110输出电平VI，当时钟信号CKN为低电平时，第五匪OS管MN5截止，第三PMOS管MP3导通，第一开关子单元110输出电平V2;同理当时钟信号CKP为高电平时，第二开关子单元111输出电平VI，当时钟信号CKP为低电平时，第二开关子单元111输出电平V2o
[0036]在本发明实施例中，第一开关子单元110和第二开关子单元111还可以通过其他的开关电路来实现，而不仅仅只限定于通过上述方式来实现。
[0037]作为本发明一实施例，电荷栗单元12包括第一储能电容器Cfl和第二储能电容器Cf2。
[0038]第一储能电容器Cfl的上极板和下极板分别为电荷栗单元12的第一输入端和第一输出端，第二储能电容器Cf2的上极板和下极板分别为电荷栗单元12的第二输入端和第二输出端。
[0039]作为本发明一实施例，第二充电单元13包括第一 PMOS管MPl和第二 PMOS管MP2。
[0040]第二PMOS管MP2的栅极和第一 PMOS管MPl的栅极分别为第二充电单元13的第一输入端和第二输入端，第一 PMOS管MPl的漏极接第二 PMOS管MP2的栅极，第二 PMOS管MP2的漏极接第一 PMOS管MPI的栅极，第一 PMOS管MPI的衬底、第一 PMOS管MPI的源极、第二PMOS管MP2的衬底、第二 PMOS管MP2的源极共接作为第二充电单元13的电源端。
[0041]本发明实施例还提供了一种集成芯片，包括第一电源V1、第二电源V2及第三电源V3，所述集成芯片还包括上述实施例提供的负电压产生电路，第一电源V1、第二电源V2及第三电源V3均与所述负电压产生电路连接。
[0042]以下结合工作原理，对本发明的实施例作进一步说明:
[0043]如图3和图4所示，先以第一时钟信号CKN和第二时钟信号CKP为反相时钟信号为例进行说明。当芯片上电后，在前半个时钟周期，假如CKN为低电平，CKP为高电平，此时，第三PMOS管MP3和第六匪OS管丽6导通，第五匪OS管丽5和第四PMOS管MP4截止，第一开关子单元110输出电平VI，第二开关子单元111输出电平V2，第一储能电容器Cfl的上极板的电位为Vl，下极板的电位为V3，第二储能电容器Cf 2的上极板的电位为V2，下极板的电位为V3 ；
[0044]在后半个时钟周期，CKN翻转为高电平，CKP翻转为低电平，此时第三PMOS管MP3和第六NMOS管丽6截止，第五匪OS管丽5和第四PMOS管MP4导通，第一开关子单元110输出电平V2，第二开关子单元111输出电平Vl，第一储能电容器Cfl的上极板的电位变为V2，下极板的电位变为V2-(V1-V3) =V2+V3-V1，第二储能电容器Cf2的上极板的电位变为Vl，下极板的电位还为V3，此时，第一PMOS管MPl截止，第二PMOS管MP2导通，同时第一NMOS管MNl和第三NMOS管丽3截止，第二匪OS管丽2和第四NMOS管MN4导通，第一储能电容器Cf I的下极板的负电荷V2+V3-V1通过第二NMOS管MN2输出，并通过第四NMOS管MN4输入至第二NMOS管MN2的衬底；
[0045]同理，当CKN再次翻转为低电平，CKP再次翻转为高电平时，第二储能电容Cf2的下极板的负电荷V2+V3-V1通过第一NMOS管丽I输出，并通过第三NMOS管丽3输入至第一NMOS管的衬底。
[0046]第三PMOS 管 MP3、第六 NMOS 管 MN6、第二 PMOS 管 MP2、第二 NMOS 管 MN2、第四 NMOS 管 MN4和第五NMOS管MN5、第四PMOS管MP4、第一 PMOS管MPl、第一 NMOS管MNl、第三NMOS管MN3交替导通，以使负电压产生电路持续输出负电平。
[0047]然而，由于上述两个时钟信号CKN和CKP是反相时钟信号，其同时翻转时会使得非同相的功率开关管同时导通而造成电路短路以及电容漏电等严重风险，因此将CKN和CKP设计为非交叠时钟信号。在CKN和CKP为非交叠时钟信号的情况下，当CKN和CKP反相时，电路原理同上；当CKN和CKP同相时，整个电路关断，没有输出。
[0048]在实际应用中，还可以将多个负电压产生电路进行串联以产生更多不同值的负电压，例如，将两个负电压产生电路进行串联，第一个负电压产生电路的输出端作为第二个负电压产生电路的第二电源端，这样，当第一个负电压产生电路的V1 = VDD，V2 = V3 = GND = 0，第二个负电压产生电路的V1 = VDD，V2 = V3 = GND = 0时，第二个负电压产生电路的输出端输出的电压便为-2VDD。同理，将η个负电压产生电路进行串联，便可获得值为-nVDD的负电压。
[0049]本发明通过采用包括负电压产生模块、第一输出模块及第二输出模块的负电压产生电路，通过负电压产生模块产生负电压，通过第一输出模块将所述负电压进行输出，并通过第二输出模块将所述负电压输出至第一输出模块中的第一 NMOS管的衬底和第二 NMOS管的衬底，从而使得第一 NMOS管的漏衬或源衬以及第二 NMOS管的漏衬或源衬持续处于反偏状态，保证了负电压产生电路输出电压的稳定性，避免了因负电压产生电路输出电压的不稳定而引起的漏电情况或闩锁效应。
[0050]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种负电压产生电路，包括负电压产生模块、第一输出模块及第一稳压电容;所述负电压产生模块的第一电源端、第二电源端及第三电源端分别接第一电源、第二电源及第三电源，所述负电压产生模块用于产生负电压，所述第一输出模块用于将所述负电压进行输出；所述第一输出模块包括交叉耦合的第一WOS管和第二匪OS管，所述第一 NMOS管的漏极与所述第二 NMOS管的栅极共接于所述负电压产生模块的第一输出端，所述第二 NMOS管的漏极与所述第一 NMOS管的栅极共接于所述负电压产生模块的第二输出端，所述第一匪OS管的源极和所述第二 NMOS管的源极共接作为所述负电压的输出端，所述第一稳压电容接在所述第一 NMOS管的源极和地之间；其特征在于，所述负电压产生电路还包括第二输出模块； 所述第二输出模块的第一输入端和第二输入端分别接所述负电压产生模块的第一输出端和第二输出端，所述第二输出模块的第一输出端和第二输出端分别接所述第一 NMOS管的衬底和所述第二 NMOS管的衬底； 所述第二输出模块将所述负电压输出至所述第一匪OS管的衬底和所述第二匪OS管的衬底，以使所述第一匪OS管的漏衬或源衬以及所述第二 NMOS管的漏衬或源衬持续处于反偏状态。2.如权利要求1所述的负电压产生电路，其特征在于，所述第二输出模块包括交叉耦合的第三NMOS管和第四NMOS管，所述第四NMOS管的栅极和所述第三NMOS管的栅极分别为所述第二输出模块的第一输入端和第二输入端，所述第三匪OS管的漏极接所述第四NMOS管的栅极，所述第四WOS管的漏极接所述第三WOS管的栅极，所述第三WOS管的衬底和源极共接作为所述第二输出模块的第一输出端，所述第四NMOS管的衬底和源极共接作为所述第二输出模块的第二输出端。3.如权利要求1所述的负电压产生电路，其特征在于，所述负电压产生电路还包括第二稳压模块，所述第二稳压模块的第一端同时接所述第二输出模块的第一输出端和第二输出端，所述第二稳压模块的第二端接地； 所述第二稳压模块用于稳定所述第二输出模块的第一输出端和第二输出端的电压。4.如权利要求3所述的负电压产生电路，其特征在于，所述第二稳压模块为第二稳压电容，所述第二稳压电容的第一端和第二端分别为所述第二稳压模块的第一端和第二端。5.如权利要求1所述的负电压产生电路，其特征在于，所述负电压产生模块包括时钟单元、第一充电单元、电荷栗单元及第二充电单元； 所述时钟单元的第一输出端和第二输出端分别接所述第一充电单元的第一时钟端和第二时钟端，所述第一充电单元的第一电源端和第二电源端分别为所述负电压产生模块的第一电源端和第二电源端，所述第一充电单元的第一输出端和第二输出端分别接所述电荷栗单元的第一输入端和第二输入端，所述电荷栗单元的第一输出端和第二输出端分别为所述负电压产生模块的第一输出端和第二输出端，所述电荷栗单元的第一输出端和第二输出端分别接所述第二充电单元的第一输入端和第二输入端，所述第二充电单元的电源端为所述负电压产生模块的第三电源端； 所述时钟单元用于产生一对非交叠时钟信号，所述第一充电单元和所述第二充电单元用于向所述电荷栗单元充电，所述电荷栗单元用于产生负电压。6.如权利要求5所述的负电压产生电路，其特征在于，所述第一充电单元包括第一开关子单兀和第二开关子单兀； 所述第一开关子单元的输入端和输出端分别为所述第一充电单元的第一输入端和第一输出端，所述第二开关子单元的输入端和输出端分别为所述第一充电单元的第二输入端和第二输出端，所述第一开关子单元的第一电源端和所述第二开关子单元的第一电源端共接作为所述第一充电单元的第一电源端，所述第一开关子单元的第二电源端和所述第二开关子单元的第二电源端共接作为所述第一充电单元的第二电源端。7.如权利要求6所述的负电压产生电路，其特征在于，所述第一开关子单元包括第三PMOS管和第五NMOS管，所述第三PMOS管的栅极和所述第五NMOS管的栅极共接作为所述第一开关子单元的输入端，所述第三PMOS管的漏极和所述第五NMOS管的漏极共接作为所述第一开关子单元的输出端，所第三PMOS管的衬底和源极共接作为所述第一开关子单元的第一电源端，所述第五NMOS管的衬底和源极共接作为所述第一开关子单元的第二电源端； 所述第二开关子单元包括第四PMOS管和第六NMOS管，所述第四PMOS管的栅极和所述第六NMOS管的栅极共接作为所述第二开关子单元的输入端，所述第四PMOS管的漏极和所述第六NMOS管的漏极共接作为所述第二开关子单元的输出端，所第四PMOS管的衬底和源极共接作为所述第二开关子单元的第一电源端，所述第六匪OS管的衬底和源极共接于作为所述第二开关子单元的第二电源端。8.如权利要求5所述的负电压产生电路，其特征在于，所述电荷栗单元包括第一储能电容器和第二储能电容器； 所述第一储能电容器的上极板和下极板分别为所述电荷栗单元的第一输入端和第一输出端，所述第二储能电容器的上极板和下极板分别为所述电荷栗单元的第二输入端和第二输出端。9.如权利要求5所述的负电压产生电路，其特征在于，所述第二充电单元包括第一PMOS管和第二 PMOS管； 所述第二 PMOS管的栅极和所述第一 PMOS管的栅极分别为所述第二充电单元的第一输入端和第二输入端，所述第一 PMOS管的漏极接所述第二 PMOS管的栅极，所述第二 PMOS管的漏极接所述第一 PMOS管的栅极，所述第一 PMOS管的衬底、所述第一 PMOS管的源极、所述第二PMOS管的衬底及所述第二 PMOS管的源极共接作为所述第二充电单元的电源端。10.—种集成芯片，包括第一电源、第二电源及第三电源，其特征在于，所述集成芯片还包括如权利要求1-9任意一项所述的负电压产生电路，所述第一电源、所述第二电源和所述第三电源均与所述负电压产生电路连接。
【文档编号】G05F1/56GK105929885SQ201610424170
【公开日】2016年9月7日
【申请日】2016年6月15日
【发明人】朱奇良, 简卫, 张欣
【申请人】深圳市飞仙智能科技有限公司