一种ldo过冲保护电路的制作方法
【专利摘要】本发明涉及一种LDO过冲保护电路。包括，第一MOS管，可控制地连接于输入端与输出端之间，用于向输出端提供驱动电流；第二MOS管，于使能控制信号的作用下可控制地并联于输入端与第一MOS管的栅极之间；误差放大器，于使能控制信号的作用下对采样自输出端的电压反馈信号与基准电压进行比较放大，误差放大器的输出端与第一MOS管的控制端连接；信号处理电路，于外部使能信号及用于对输入端接入的电压大小进行检测而获得的检测信号的作用下产生使能控制信号。本发明通过合理的控制LDO上电过程中各模块的先后开启过程，能在较宽的电源上电时间的范围中，不管是对大电流输出的外挂大电容式LDO还是无电容式LDO都能提供过冲保护。
【专利说明】
一种LDO过冲保护电路
技术领域
[0001]本发明涉及电子技术领域，具体涉及一种LDO过冲保护电路。
【背景技术】
[0002]消费类电子产品例如智能手机、平板电脑(PAD)、笔记本电脑等便携式电子产品已经成为人们日常生活中不可或缺的一部分，各种便携式电子产品中电源管理芯片由于负责电能的变换、分配、检测以及其他电能管理的角色有着重要作用。LD0(Low Drop-outvoltage regulator，低压差线性稳压器)由于具有较高的噪声和纹波抑制，同时自身功耗低，稳压器压降低，线路成本低，占用PCB(Printed Circuit Board，印制电路板)面积小等诸多优点是电源管理系统中较为合适的选择。LDO通过输入范围比较宽的高压以产生稳定的低压，满足数字电路的低功耗，以及某些模拟电路与射频电路对电源的高性能要求或者低功耗要求。
[0003]随着半导体技术的发展，混合集成电路以及SOC(System on Chip，系统级芯片)发展迅速，往往一个芯片中需要多个LDO供电，以满足数字电路的低功耗，以及某些模拟电路与射频电路对电源的高性能要求或低功耗要求。然而，传统的LDO在上电过程中常常有较大的电流流入输出端，从而导致输出电压Vout有过冲过程，输出电压Vout过冲会对电路产生损害，如果输出电压Vout过冲过高时，连接的低压器件则有被击穿的风险；不仅会降低产品的使用寿命，还有极大的安全隐患。
[0004]现有技术中公开了一种减弱或防止LDO过冲的软启动电路和方法(EP1938454B1)，如图1所示，包括两个参考电路，一个是启动较慢的高精度带隙电压电路712用以提供参考电压VBG，另外一个是能够快速启动的第二参考电压电路710用于提供参考电压V2，当电路上电的时候，通过检测反馈电压Vfb，在一定电压范围先开启快速启动的第二参考电压电路710，使得LDO环路能快速建立，当检测到反馈电压Vfb建立到正常工作值的时候，通过开关与滤波器716把参考电路切换到带隙电压电路712，之后LDO都在该参考电压VBG下工作。然而，该技术方案需要额外器件电路比较多，同时如果上电比较快，比较器的速度则需要很快，增加了 LDO的功耗，同时额外需要一个快速启动的参考电路和相应的控制电路，电路结构复杂，并且这种架构，在某些快速上电(如us级别以下)的情况下，第二参考电压电路也很难很快建立，以至于不能很好地消除LDO上电时的过冲。
[0005]现有技术还公开了一种LDO过冲保护电路(CN203102064U)，如图2所示，在LDO电路中加入一 RC延时电路和上拉PMOS管M3来控制功率管MO的栅极，然而，该保护电路对于快速上电可以消除过冲，但对于中等速度上电和慢上电(特别是输出上百mA电流或者无外挂大电容式LD0)，该保护电路不能有效消除过冲。
【发明内容】
[0006]本发明的目的在于，提供一种LDO过冲保护电路，解决以上技术问题；
[0007]本发明所解决的技术问题可以采用以下技术方案来实现:
[0008]一种LDO过冲保护电路，其中，包括，
[0009]第一 MOS管，可控制地连接于一输入端与一输出端之间，用于向所述输出端提供驱动电流；该输入端为LDO电路的电源输入端；
[0010]第二 MOS管，于一使能控制信号的作用下可控制地并联于所述输入端与所述第一MOS管的栅极之间；
[0011]误差放大器，于所述使能控制信号的作用下对一采样自所述输出端的电压反馈信号与一基准电压进行比较放大，所述误差放大器的输出端与所述第一 MOS管的控制端连接;
[0012]信号处理电路，于一外部使能信号及一用于对所述输入端接入的电压大小进行检测而获得的检测信号的作用下产生所述使能控制信号。
[0013]本发明的LDO过冲保护电路，所述信号处理电路包括，
[0014]延时电路，与所述外部使能信号连接，用于对所述外部使能信号延迟设定时间后产生一延迟信号；
[0015]上电复位电路，检测所述输入端接入的电压大小上升至一设定阈值时，产生所述检测信号；一般地，该设定阈值为LDO输入电压的90%左右时，复位电路的输出零电位再保持一定的时间后再释放变为高电位，从而产生一上电复位信号(零为复位)，即上面所述要获得的检测信号；
[0016]逻辑与门单元，分别与所述延时电路和所述上电复位电路连接，用以对所述延迟信号和所述检测信号进行逻辑与运算以产生所述使能控制信号。
[0017]本发明的LDO过冲保护电路，所述延时电路包括，
[0018]由多个PMOS管串联而成的第一 PMOS管组，所述第一 PMOS管组于所述外部使能信号的作用下可控制地连接于一电源电压和一第一交汇节点之间；
[0019]第一 MOS电容，连接所述第一交汇节点和所述电源电压；
[0020]由多个PMOS管串联而成的第二 PMOS管组，所述第二 PMOS管组于所述第一交汇节点的电压信号作用下可控制地连接于所述电源电压和一第二交汇节点之间；
[0021]由多个NMOS管串联而成的第一 NMOS管组，所述第一 NMOS管组于所述外部使能信号的作用下可控制地连接于所述第一交汇节点和接地端之间；
[0022]由多个NMOS管串联而成的第二 NMOS管组，所属第二 NMOS管组于所述第一交汇节点的电压信号作用下可控制地连接于所述第二交汇节点和接地端之间；
[0023]第二 MOS电容，连接所述第二交汇节点和接地端。
[0024]本发明的LDO过冲保护电路，所述延时电路还包括，
[0025]第一反相器，所述第一反相器的输入端与所述第二交汇节点连接；
[0026]第二反相器，所述第二反相器的输入端与所述第一反相器的输出端连接，所述第二反相器的输出端用于输出所述延迟信号。
[0027]本发明的LDO过冲保护电路，所述上电复位电路包括，
[0028]迟滞比较器，对一采样自所述输入端的电压信号与一第二基准电压进行比较，以输出一比较信号；
[0029]滤波器与延时电路，与所述比较信号连接，用以对比较信号进行滤波延时；
[0030]第三反相器；所述第三反相器的输入端连接所述滤波器与延时电路的输出端；
[0031]第四反相器，所述第四反相器的输入端与所述第三反相器的输出端连接，所述第四反相器的输出端用于输出所述检测信号。
[0032]本发明的LDO过冲保护电路，所述电压反馈信号通过一反馈网络产生，所述反馈网络连接于所述输出端与接地端之间，所述反馈网络包括相互串联的第一电阻和第二电阻；所述电压反馈信号自所述第一电阻和所述第二电阻相串联的点引出。
[0033]本发明的LDO过冲保护电路，还包括一参考电压电路，于所述外部使能信号的控制下产生所述基准电压。
[0034]本发明的LDO过冲保护电路，所述参考电压电路采用带隙基准电压电路。
[0035]有益效果:由于采用以上技术方案，本发明通过合理的控制LDO上电过程中各模块的先后开启过程来有效的防止上电过程中出现的过冲，能在较宽的电源上电时间的范围中，不管是对大电流输出的外挂大电容式LDO还是无电容式LDO都能提供过冲保护。同时本发明电路结构简单，既不增加芯片复杂度、面积和功耗，同时又增加了 LDO的可靠性。
【附图说明】
[0036]图1为现有技术的一种LDO过冲保护电路；
[0037]图2为现有技术的另一种LDO过冲保护电路；
[0038]图3为本发明的LDO过冲保护电路；
[0039]图4为本发明的延时电路的一种具体实施例；
[0040]图5为本发明的上电复位电路的一种具体实施例；
[0041]图6为没有加入过冲保护之前的仿真结果；
[0042]图7为图3所示电路的仿真结果。
【具体实施方式】
[0043]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0044]需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
[0045]下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
[0046]根据不同电路要求，可能会采用不同LDO结构。一种是电容式LDO结构，输出端外挂大电容，主要作用是纹波和噪声抑制以及稳定性补偿，并有一定的过冲抑制作用；另一种是无外挂大电容式LDO (Capless LD0)，这种LDO由于不需要外挂大电容，所以减少了芯片引脚(PIN)的数目，同时减少了片外元器件的数目，占用PCB面积小，芯片成本低，在SOC中应用比较广泛。对于第一种LDO结构，根据不同的系统应用其电源电压上电时间在us至ms比较宽的一个范围，对于快速上电(us级别，或者us以下)，LDO的参考电压电路上电建立也需要几个us或者几十us的建立时间，同时LDO环路正常工作也需要一定的时间；然而功率管PMOS的尺寸往往较大，则栅极电容比较大，其栅极电压Vg难以跟随LDO的电源电压上升速度，从而导致功率管MO开启，在LDO上电过程中有较大的电流流入输出端，导致输出电压Vout有过冲过程。
[0047]电容式LDO结构由于外挂大电容，所以在一定上电时间范围内，由于大电容要充电，不会快速响应上电过程，所以输出是没有过冲的，但对于极快电压上电，如果功率管宽长比比较大，例如LDO具有较大输出电流(上百mA以上)，外挂电容较小，则还会有过冲现象。为了防止过冲，往往需要比较大的电容，占用较大的PCB面积，增加芯片成本，同时LDO输出的建立时间会比较长。对于无外挂大电容式LD0，由于没有外挂大电容，所以上电过冲会很严重，过冲电压很高，这个问题必须消除，否则负载电路很容易损坏。随着集成电路工艺技术的发展，MOS晶体管的线宽越来越窄，栅氧化层的厚度也越来越薄，MOS晶体管的击穿电压也越来越低。因此抑制LDO输出电压的过冲则显得非常的必要的。
[0048]通过对图2的过冲保护电路进行分析，当电源电压VDD开始上电的时候，PMOS管M2的栅极初始为零电位，则上拉PMOS管M3打开，把功率管MO关断，当电源电压以ns量级启动时，PMOS管Ml和M2形成一定的延迟让功率管MO也处于关闭状态，当LDO环路启动后，上拉PMOS管M3栅极电压变高为电源电压VDD，关断上拉PMOS管M3，则不影响LDO的正常工作。分析发现该技术方案存在的问题是:LD0环路启动时，上拉PMOS管M3还是处于导通状态，环路没有办法正常启动，并且LDO如要正常工作，LDO的参考电路必须先正常启动起来，必须要考虑参考电路的启动过程，参考电路一般是带隙电路产生，上电启动时间在几个或几十us以上，并且与电源上电时间也相关。当电源上电很快时，参考电路的输出上也会产生过冲，这样参考电路的过冲就会直接表现到LDO的输出端。同时由于LDO的电源随着系统应用，上电时间变化范围非常宽，一般在us-ms级别范围内，上述技术方案中这样一个简单的RC延时电路，是不能处理这么宽电源上电时间内的过冲的，一旦RC延迟时间确定，这种电路对LDO电源上电的时间要求也就基本确定到一个范围内了，不是一个通用的解决办法。
[0049]本发明涉及一种LDO过冲保护电路，参照图3，包括，
[0050]第一 MOS管MO，可控制地连接于一输入端与一输出端Vout之间，用于向输出端Vout提供驱动电流；
[0051]第二MOS管Ml，于一使能控制信号en_ldo的作用下可控制地并联于输入端与第一MOS管MO的栅极之间；
[0052]误差放大器104，于使能控制信号en_ldo的作用下对一采样自输出端Vout的电压反馈信号与一基准电压Vref进行比较放大，误差放大器104的输出端Vout与第一 MOS管MO的控制端连接；
[0053]信号处理电路，于一外部使能信号en_vbg及一用于对输入端接入的电压大小进行检测而获得的检测信号的作用下产生使能控制信号en_ldo。
[0054]本发明的LDO过冲保护电路，信号处理电路包括，
[0055]延时电路101，与外部使能信号en_vbg连接，用于对外部使能信号en_vbg延迟设定时间后产生一延迟信号en_vbg_delay ；
[0056]上电复位电路102，用于检测输入端接入的电压大小上升至一设定阈值时，产生检测信号；
[0057]逻辑与门单元103，分别与延时电路101和上电复位电路102连接，用以对延迟信号和检测信号进行逻辑与运算以产生使能控制信号en_ldo。
[0058]本发明的LDO过冲保护电路，延时电路101包括，
[0059]由多个PMOS管串联而成的第一 PMOS管组，第一 PMOS管组于外部使能信号en_vbg的作用下可控制地连接于电源电压VDD和一第一交汇节点Lxl之间；
[0060]第一 MOS电容Ml3，连接第一交汇节点Lxl和电源电压VDD ；
[0061]由多个PMOS管串联而成的第二 PMOS管组，第二 PMOS管组于第一交汇节点Lxl的电压信号作用下可控制地连接于电源电压VDD和一第二交汇节点Lx2之间；
[0062]由多个NMOS管串联而成的第一 NMOS管组，第一 NMOS管组于外部使能信号en_vbg的作用下可控制地连接于第一交汇节点Lxl和接地端之间；
[0063]由多个NMOS管串联而成的第二 NMOS管组，于第一交汇节点Lxl的电压信号作用下可控制地连接于第二交汇节点Lx2和接地端之间；
[0064]第二 MOS电容M14，连接第二交汇节点Lx2和接地端。
[0065]本发明的LDO过冲保护电路，延时电路101还包括，
[0066]第一反相器NGl，第一反相器NGl的输入端与第二交汇节点Lx2连接；
[0067]第二反相器NG2，第二反相器NG2的输入端与第一反相器NGl的输出端连接，第二反相器NG2的输出端用于输出延迟信号en_vbg_delay。
[0068]本发明的LDO过冲保护电路，上电复位电路102包括，
[0069]迟滞比较器200，对一采样自输入端的电压信号与一第二基准电压VBG进行比较，以输出一比较信号；
[0070]滤波器与延时电路201，与比较信号连接，用以对比较信号进行滤波延时；可以采用现有技术的滤波器与延时电路实现，在此不作赘述；
[0071]第三反相器202 ;第三反相器202的输入端连接滤波器与延时电路201的输出端；
[0072]第四反相器203，第四反相器203的输入端与第三反相器202的输出端连接，第四反相器203的输出端用于输出检测信号Reset_n。
[0073]本发明的LDO过冲保护电路，电压反馈信号通过一反馈网络产生，反馈网络连接于输出端Vout与接地端之间，反馈网络包括相互串联的第一电阻Rl和第二电阻R2 ;电压反馈信号自第一电阻Rl和第二电阻R2相串联的点引出。
[0074]本发明的LDO过冲保护电路，还包括一参考电压电路100，于外部使能信号en_vbg的控制下产生基准电压Vref。参考电压电路可以采用带隙基准电压电路。
[0075]延时电路101的一个具体电路实现的例子，一种延时几十us级别的延时电路如图4所示，采用倒比管形式的反相器驱动MOS电容来实现延时，图4中M1-M3，M7-M9是PMOS管，M4-M6，M10-M12是NMOS管，采用较大的倒比尺寸反向器和较小面积的MOS电容M13、M14就可以实现几十us级别的延迟时间。另外一种延时电路可以通过控制nA级别的恒流源给MOS电容充电实现几十us级别的延迟。
[0076]同时，一种简单的上电复位电路如图5所示，电源电压VDD通过电阻网络分压后与第二基准电压VBG经过迟滞比较器200进行比较，比较器的输出再经过滤波器和延时电路201后再通过两个反相器(缓冲器)产生检测信号Reset_n。
[0077]—种具体实施例，参考电压电路100的输出基准电压Vref与误差放大器104的反相输入端(_)连接，采样自输出端Vout的电压反馈信号与误差放大器104的同相输入端(+)连接，外部使能信号en_vbg为高电位时，参考电压电路100打开工作，外部使能信号en_vbg为低电位时，参考电压电路100关闭。
[0078]外部使能信号en_vbg通过信号处理电路的处理产生使能控制信号en_ldo。外部使能信号en_vbg通过延时电路101输出延迟信号en_vbg_delay ;延迟时间设置在参考电压电路100建立时间之后，实现延迟几十us ;保证参考电压电路100建立好后en_vbg_delay信号为高电位；上电复位电路102用于检测输入端的电源电压，用来控制LDO上电速度在几十us以上时，或者较慢上电时LDO的工作，防止LDO产生过冲。在S0C(System onChip，系统级芯片)电路系统中，上电复位电路102具有成本低和功耗低的优势。对于LDO单芯片来说，如果没有上电复位电路，增加一个传统的上电复位电路或一个简单的电源检测电路不会增加过多成本和功耗，只需要满足在电源上电时间10us以上检测出上电过程就可以。当电源电压上升到设定的阈值后会产生一个由低到高的检测信号Reset_n。为了满足快上电和慢上电时，LDO的输出端都不发生过冲，通过逻辑与门对延迟信号en_vbg_delay和检测信号Reset_n相与运算之后产生使能控制信号en_ldo。
[0079]具体原理如下:
[0080]I)当上电速度很快，如为us级别左右时，芯片内上电复位电路102不能产生复位信号，LDO的使能则由延迟信号en_vbg_delay决定，延迟信号en_vbg_delay由于延时了几十us，所以LDO开启时，电压已经上电完成，同时参考电压电路100也已经建立完成。这时开启LD0，由于功率管，即第一 MOS管MO的栅极寄生电容较大，同时LDO未使能时栅极电压会通过第二 MOS管Ml上拉到电源电压，功率管处于关断状态。当LDO开启时，功率管栅极大电容开始放电，由于LDO中误差放大器104的偏置电流在uA级别大小，所以放电速度不是很快，栅极电压不会产生突变，同时LDO环路开始建立，LDO的输出就不会出现过冲现象。
[0081]2)当LDO的电源电压上升速度在几十us以上或者更慢时，为了防止过冲如果延时电路设计的延时时间太长，LDO的输出会等待很长时间才输出，在有些电路系统是不允许的，同时长时间的延时电路需要较大RC，会增加芯片的面积。同时还有一个问题，由于外界电源的上电时间变化范围很宽，所以不能确定出一个合适的延迟时间来满足这么宽上电时间范围内都能防止过冲的发生。本发明则利用系统中常用的上电复位电路102控制LDO的开启来解决电源电压上升速度在几十us以上或者更慢时防止过冲的问题，特别是caplessLDO的过冲保护。上电复位电路102检测电源电压，在LDO电源电压上升到达设置的阈值后检测信号Reset_n释放变为高电位以开启LDO ;这时参考电压电路也已建立好，上电复位电路中一般都有参考电压电路，也可以跟LDO共用一个基准电压，所以当上电复位电路释放检测信号Reset_n后，整个LDO环路开始建立，LDO的输出就不会产生过冲现象。
[0082]基于本发明的具体实例的仿真结果如下，参照图6和图7所示，图6是没有加入过冲保护电路前仿真结果，波形明显可以看到上电时候的过冲较大，高出电源电压0.6V左右，电源上电时间为30us，而图7的仿真结果表明，可以在较宽的电源上电时间范围内防止LDO的过冲发生，可靠性高；电路结构简单，面积小，功耗小，而且实用，没有过多增加芯片的成本；同时利用大多系统级芯片中不可缺少的上电复位电路来实现LDO的过冲保护，方便简单。本发明也适用于常用的线性功率放大器的过冲保护。
[0083]以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
【主权项】
1.一种LDO过冲保护电路，其特征在于，包括， 第一 MOS管，可控制地连接于一输入端与一输出端之间，用于向所述输出端提供驱动电流； 第二 MOS管，于一使能控制信号的作用下可控制地并联于所述输入端与所述第一 MOS管的栅极之间； 误差放大器，于所述使能控制信号的作用下对一采样自所述输出端的电压反馈信号与一基准电压进行比较放大，所述误差放大器的输出端与所述第一 MOS管的控制端连接；信号处理电路，于一外部使能信号及一用于对所述输入端接入的电压大小进行检测而获得的检测信号的作用下产生所述使能控制信号。2.根据权利要求1所述的LDO过冲保护电路，其特征在于，所述信号处理电路包括， 延时电路，与所述外部使能信号连接，用于对所述外部使能信号延迟设定时间后产生一延迟信号； 上电复位电路，检测所述输入端接入的电压大小上升至一设定阈值时，产生所述检测信号; 逻辑与门单元，分别与所述延时电路和所述上电复位电路连接，用以对所述延迟信号和所述检测信号进行逻辑与运算以产生所述使能控制信号。3.根据权利要求2所述的LDO过冲保护电路，其特征在于，所述延时电路包括， 由多个PMOS管串联而成的第一 PMOS管组，所述第一 PMOS管组于所述外部使能信号的作用下可控制地连接于一电源电压和一第一交汇节点之间； 第一 MOS电容，连接所述第一交汇节点和所述电源电压； 由多个PMOS管串联而成的第二 PMOS管组，所述第二 PMOS管组于所述第一交汇节点的电压信号作用下可控制地连接于所述电源电压和一第二交汇节点之间； 由多个NMOS管串联而成的第一 NMOS管组，所述第一 NMOS管组于所述外部使能信号的作用下可控制地连接于所述第一交汇节点和接地端之间； 由多个NMOS管串联而成的第二 NMOS管组，所属第二 NMOS管组于所述第一交汇节点的电压信号作用下可控制地连接于所述第二交汇节点和接地端之间； 第二 MOS电容，连接所述第二交汇节点和接地端。4.根据权利要求3所述的LDO过冲保护电路，其特征在于，所述延时电路还包括， 第一反相器，所述第一反相器的输入端与所述第二交汇节点连接； 第二反相器，所述第二反相器的输入端与所述第一反相器的输出端连接，所述第二反相器的输出端用于输出所述延迟信号。5.根据权利要求2所述的LDO过冲保护电路，其特征在于，所述上电复位电路包括， 迟滞比较器，对一采样自所述输入端的电压信号与一第二基准电压进行比较，以输出一比较信号； 滤波器与延时电路，与所述比较信号连接，用以对比较信号进行滤波延时； 第三反相器；所述第三反相器的输入端连接所述滤波器与延时电路的输出端； 第四反相器，所述第四反相器的输入端与所述第三反相器的输出端连接，所述第四反相器的输出端用于输出所述检测信号。6.根据权利要求1所述的LDO过冲保护电路，其特征在于，所述电压反馈信号通过一反馈网络产生，所述反馈网络连接于所述输出端与接地端之间，所述反馈网络包括相互串联的第一电阻和第二电阻；所述电压反馈信号自所述第一电阻和所述第二电阻相串联的点引出。7.根据权利要求1所述的LDO过冲保护电路，其特征在于，还包括一参考电压电路，于所述外部使能信号的控制下产生所述基准电压。8.根据权利要求7所述的LDO过冲保护电路，其特征在于，所述参考电压电路采用带隙基准电压电路。
【文档编号】G05F1/56GK105988495SQ201510067962
【公开日】2016年10月5日
【申请日】2015年2月9日
【发明人】李发宁, 马侠
【申请人】钜泉光电科技(上海)股份有限公司