高速并行d/a时钟同步装置的制造方法
【技术领域】
[0001]本实用新型涉及信号产生领域，更具体地涉及高速并行D/A时钟同步装置。
【背景技术】
[0002]雷达的高分辨能力、抗干扰能力与雷达信号的带宽紧密相关，例如，为了提高测距精度和距离分辨力，对目标进行成像识别，要求雷达发射的信号具有大的带宽、时宽乘积一一宽脉冲内附加宽带调频信号，以扩展信号频带提高雷达总体性能。这涉及到大带宽信号的产生技术。
[0003]目前在多数宽带雷达系统中使用最多的是线性调频信号(LFM)，随着数字技术的日臻成熟和超大规模集成电路技术的高速发展，以直接数字频率合成(DDFS)法和波形存储直读(DDWS)法为代表的数字方法产生超宽带雷达线性调频(LFM)信号的技术越来越受到重视。其中波形存储直读法(DDWS)以其对器件依赖性小、信号参数可实时修改、能够进行预失真处理等特点，在大带宽基带1、Q信号产生中得到了广泛的应用。后级再辅以“正交调制+倍频/上变频”模拟链路，可以灵活实现多频段、多模式的射频激励信号。
[0004]波形存储直读法的原理为，根据预定的采样频率以及所需信号的带宽、时宽等参数，由信号的数学表达式计算出信号各点采样值，并按采样顺序预先存储在高速存储器中，信号产生期间，通过对转换时钟计数产生高速地址并寻址存储器，依次读出采样数据进行数模转换，再经过低通滤波器产生所需模拟信号。该方案通常以高速FPGA+D/A为核心，辅以外围时序控制电路、时钟处理电路等。其中FPGA是整个信号产生单元的数据源，D/A则负责将FPGA的数据转换成模拟基带信号输出，完成1、Q信号的产生。由于单片D/A无法直接产生GHz以上大带宽信号，现阶段常用两片D/A并行工作的方式分别产生大带宽的1、Q信号，再送入正交调制器进行频率搬移和频谱扩展。这样，两路(或多路)D/A的同步工作就成为信号产生的关键技术。在高达2GHz的时钟频率的情况下，数模转换间隔仅有500ps，即使两路DAC的触发时刻有ps级的误差，引起的不同步也是相当可观的。
[0005]针对通道间的同步误差，现有技术往往在数字域进行解决，或者对转换时钟和触发信号进行处理，结合锁相环路并通过电路优化设计等手段，实现多路D/A的同步。但是现有方法在D/A转换速率较低的情况下是适用的，一旦涉及高速D/A，类似合成孔径雷达(SAR)中信号时钟频率在2GHz以上，此时电路对信号抖动非常敏感，每次上电或复位时ps级的误差即可能带来通道间的不同步，这种情况下上述方法很难保证信号产生通道间延迟时间差基本为0或保持恒定状态，也就难以从根本上解决同步问题。
【实用新型内容】
[0006]为了解决上述技术难题，本实用新型的目的在于提供一种高速并行D/A时钟同步装置。本实用新型可以通过大幅压缩触发初始时刻的不稳定时间，有效克服时钟抖动带来的误差影响。
[0007]具体地，本实用新型提供了一种高速并行D/A时钟同步装置，包括:
[0008]信号调理单元，用于调节所述高速并行D/A时钟同步装置的时钟信号的幅度大小，在开关单元的控制状态为接通之前把所述时钟信号的幅度提高至相对于放大单元饱和的程度，待状态稳定后再降低所述时钟信号的幅度，使所述放大单元工作在线性区间；
[0009]开关单元，用于控制所述经信号调理单元调节的时钟信号的通断，进而控制所述高速并行D/A时钟同步装置正常工作的起始和截止时刻；
[0010]放大单元，用于在所述开关单元的控制状态为接通时把所述经信号调理单元调节的时钟信号输出到使后续电路正常工作的电平，并在所述开关单元导通/截止瞬间饱和工作，提高开关电路上升沿/下降沿的陡峭度。
[0011]其中，所述信号调理单元由压控衰减电路构成。
[0012]其中，所述开关单元选用美国M/A-C0M公司的SW-311或中国电科集团13所生产的 HE-118。
[0013]其中，所述高速并行D/A时钟同步装置还包括两路功分网络，用于在将所述高速并行D/A时钟同步装置的时钟信号输入到所述信号调理单元之前，将所述时钟信号等分成两路，一路输入到所述信号调理单元作为D/A工作时钟，另一路输入到FPGA输入端的时钟管理芯片，作为所述FPGA的工作时钟。
[0014]其中，所述高速并行D/A时钟同步装置还包括2N路功分网络，用于把所述放大单元输出的时钟信号分成等幅2XN路信号，同时完成单端至差分的转换功能，即这些信号两个一组、每组信号相位相差180°，满足后级多通道D/A单元差分时钟的使用要求。
[0015]其中，所述2N路功分网络满足后级多通道D/A单元间有20dB以上的隔离度、且引入足够小插入损耗的要求。
[0016]基于上述技术方案可知，本实用新型的高速并行D/A时钟同步装置可以把多通道宽带信号产生系统的同步性只集中在射频开关的通断上，再通过配置外围电路，将开关通断瞬间的过渡时间(即开关的上升沿和下降沿)大幅压缩，消除D/A转换起始时刻时钟抖动带来的误差影响，使得时钟信号幅度在各通道内得到一致的识别，实现多通道D/A单元的稳定同步工作，具有良好的稳定性和可靠性，可以从根本上解决多通道高速D/A工作时的同步性问题；另一方面利用射频电路噪声小的特性，完成高速时钟信号从单端到差分的低噪声转换，可以满足电路差分信号使用要求。
【附图说明】
[0017]图1是本实用新型的高速并行D/A时钟同步装置的结构原理图；
[0018]图2是本实用新型的高速并行D/A时钟同步装置工作流程图；
[0019]图3是本实用新型的高速并行D/A时钟同步装置电路图；
[0020]图4是作为本实用新型一实施例的2GHz时钟信号的波形图，其中图4(a)为2GHz时钟信号只经过射频开关后的波形图(初始工作时)，图4(b)为该2GHz时钟信号经过本同步装置后的波形图(初始工作时)，图4(c)为该2GHz时钟信号经过信号调理单元的调整后的波形图(稳定工作后)，图4(d)为矢网测试的本同步装置差分输出端的幅度、相位关系图。
【具体实施方式】
[0021]为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型作进一步的详细说明。
[0022]本实用新型公开了一种时钟同步装置，具有低抖动、低时偏的特性，通过配置外围电路，大幅压缩触发初始时刻的不稳定时间，有效克服时钟抖动带来的误差影响，使得多路信号产生单元完全工作在同步状态。
[0023]本实用新型的高速并行D/A时钟同步装置采用的技术方案是，通过配置信号调理单元电路，调节输入时钟信号的幅度电平，在开关单元导通前，把信号幅度提高至足以让后级放大器饱和的程度，这样放大器的饱和态提高了开关上升沿的陡峭度，使得触发初始时刻的时钟信号在各通道内得到一致的识别，实现多路信号产生系统的同步；待电路稳定工作后再调节信号调理单元使放大电路工作在线性区间，确保系统工作稳定可靠。该同步装置主要包含:
[0024]—两路功分网络，用以把D/A单元工作的时钟信号等分成两路输出，一路给信号调理单元作为D/A的工作时钟，另一路给FPGA输入端的时钟管理芯片，作为FPGA芯片的工作时钟；
[0025]—信号调理单元，由压控衰减电路构成，输入信号是经两路功分网络功分后的D/A单元工作的时钟信号；该信号调理单元由电压控制电路增益，进而调节高速时钟信号的幅度大小，在开关控制信号来临之前把信号幅度提高至后级放大单元饱和的程度，待状态稳定后再降低信号幅度，使后级放大单元工作在线性区间；
[0026]—开关单元，用以控制经过信号调理单元幅度调节的D/A单元工作的时钟信号的通断，进而控制D/A电路正常工作的起始和截止时刻；
[0027]—放大单元，用以在开关单元控制接通时把经过信号调理单元幅度调节的D/A单元工作的时钟信号幅度输出到合适的电平，并在开关单元导通/截止瞬间饱和工作，提高开关电路上升沿/下降沿的陡峭度；
[0028]— 2N路功分网络，用以把高速时钟分成等幅2 XN路信号，同时完成单端至差分的转换功能，即这些信号两个一组、每组信号相位相差180°，满足后级多通道D/A单元差分时钟的使用要求；
[0029]—供电及控制单元，用以提供上述各单元电路所需的电源和控制信号。
[0030]其中，放大单元的输出幅度需满足后续多通道D/A单元正常工作的功率电平要求。
[0031]其中，2N路功分网络需满足通道间有20dB以上的隔离度、且引入足够小插入损耗的要求。
[0032]该同步装置的工作过程包含如下主要步骤:
[0033]系统上电后首先调整时钟信号的输出幅度，具体通过控制单元调低信号调理单元的控制电压值，提高信号的输出幅度至后级放大器饱和的程度；
[0034]多通道D/A单元接到系统指令开始工作；
[0035]延时一段时间(几个时钟周期)，提高信号调理单元的控制电压，把时钟信号的输出幅度降至后级放大电路线性工作的区域内；
[0036]放大单元输出信号给2N路功分网络，把高速时钟分成等幅2XN路信号，同时完成差分转换功能，即这些信号两个一组、每组信号相位相差180°，满足后级多通道D/A单元差分时钟的使用要求；
[0037]判断多通道D/A单元工作是否完成；
[0038]在多通道D/A单元的停止工作指令发出前，先把时钟信号调理单元控制电压值调低，即再次提高信号的输出幅度到后级放大器饱和的程度；
[0039]多通道D/A单元接到系统指令停止工作，系统断电。
[0040]以下以合成孔径雷达(SAR)中自研