一种辅助ldo电路及切换供电电路的制作方法
【技术领域】
[0001]本实用新型涉及集成电路，特别涉及一种用于睡眠状态下辅助LDO电路及切换供电电路。
【背景技术】
[0002]在MCU(微处理器)等电路的设计中，需要一个较低功耗的sle印(睡眠)状态，但芯片系统中数字电路工作在一个较低的电源电压下，而整个系统的供电又是高压的电源，所以系统中需要用到LD0(低压差稳压器)，将高压电源转换为低压电源给数字系统供电，但是一般的LDO要求较高的精度和带负载性能，所以LDO的功耗会比较大，而在sleep状态时同样需要将LDO打开，只有LDO打开才能保证系统可以处于随时进行唤醒的状态，这就使得在sleep下系统的整体功耗会较大。
【实用新型内容】
[0003]本实用新型提供一种辅助LDO电路，能够使得芯片系统中数字电路在睡眠状态下，可以实现较小的静态电流，电路整体产生的功耗小，节约电能。
[0004]本实用新型提供一种辅助LDO电路，包括:用于产生参考电压的带隙基准电路；用于向负载供电的第一负反馈电路，所述第一负反馈电路与所述带隙基准电路连接；与第一负反馈电路连接的第一供电输出端。
[0005]进一步地，所述带隙基准电路包括第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管、第一 NMOS晶体管、第二 NMOS晶体管、第一 PNP三极管、第二 PNP三极管、第三PNP三极管、第一电阻和第二电阻；
[0006]所述第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管的源极均与电源连接，第二 PMOS晶体管的栅极与第二 PMOS晶体管的漏极、第一 PMOS晶体管的栅极、第三PMOS晶体管的栅极均连接，第一 PMOS晶体管的漏极与第一 NMOS晶体管的漏极连接，第一 NMOS晶体管的栅极与第二 NMOS晶体管的栅极、第一 NMOS晶体管的漏极均连接，第二 NMOS晶体管的漏极与第二 PMOS晶体管的漏极连接，第一 PNP三极管的发射极与第一 NMOS晶体管的源极连接，第一 PNP三极管的基极与第二 PNP三极管的基极、第一 PNP三极管的集电极、第二PNP三极管的集电极、第三PNP三极管的基极、第三PNP三极管的集电极均连接且接地，第二PNP三极管的发射极通过第一电阻与第二 NMOS晶体管的源极连接，第三PNP三极管的发射极通过第二电阻与第三PMOS晶体管的漏极连接。
[0007]进一步地，所述第一负反馈电路包括第四PMOS晶体管、第一运算放大器、第三电阻和第四电阻；
[0008]进一步地，所述第四PMOS晶体管的栅极与第一运算放大器的输出端连接，第四PMOS晶体管的源极与电源连接，第四PMOS晶体管的漏极通过第三电阻与所述第一运算放大器正向输入端连接，第一运算放大器的反向输入端与第三PMOS晶体管的漏极连接，第一运算放大器的正向输入端通过第四电阻接地，第三PMOS晶体管的栅极与第一运算放大器的偏置端连接，第四PMOS晶体管的漏极与第一供电输出端连接。
[0009]本实用新型还提供一种切换供电电路，包括:辅助LD0电路；主LD0电路，所述主LD0电路包括第二负反馈电路、向第二负反馈电路提供参考电压的VBG模块、与第二负反馈电路连接的第三开关；分别与所述辅助LD0电路和主LD0电路中第二负反馈电路连接的CTRL电路。
[0010]进一步地，所述第二负反馈电路包括第二运算放大器、第五PM0S晶体管、第五电阻和第六电阻、第二供电输出端；
[0011]所述第二运算放大器的反向输入端连接VBG模块，第二运算放大器的正向输入端通过第五电阻与第五PM0S晶体管的漏极连接，第二运算放大器的输出端与第五PM0S晶体管的栅极连接，第五PM0S晶体管的源极与电源连接，所述第二运算放大器的正向输入端通过第六电阻与第三开关连接，所述第三开关的另一端接地，第五PM0S晶体管的漏极连接第二供电输出端。
[0012]进一步地，所述第三开关为第三NM0S晶体管，所述第三NM0S晶体管的漏极与第六电阻连接，第三NM0S晶体管的源极接地。
[0013]进一步地，所述辅助LD0电路包括:用于产生参考电压的带隙基准电路；用于向负载供电的第一负反馈电路，所述第一负反馈电路与所述带隙基准电路连接；与第一负反馈电路连接的第一供电输出端。
[0014]进一步地，所述带隙基准电路包括第一 PM0S晶体管、第二 PM0S晶体管、第三PM0S晶体管、第一 NM0S晶体管、第二 NM0S晶体管、第一 PNP三极管、第二 PNP三极管、第三PNP三极管、第一电阻和第二电阻；所述第一 PM0S晶体管、第二 PM0S晶体管、第三PM0S晶体管的源极均与电源连接，第二 PM0S晶体管的栅极与第二 PM0S晶体管的漏极、第一 PM0S晶体管的栅极、第三PM0S晶体管的栅极均连接，第一 PM0S晶体管的漏极与第一 NM0S晶体管的漏极连接，第一 NM0S晶体管的栅极与第二 NM0S晶体管的栅极、第一 NM0S晶体管的漏极均连接，第二 NM0S晶体管的漏极与第二 PM0S晶体管的漏极连接，第一 PNP三极管的发射极与第一 M0S晶体管的源极连接，第一 PNP三极管的基极与第二 PNP三极管的基极、第一 PNP三极管的集电极、第二 PNP三极管的集电极、第三PNP三极管的基极、第三PNP三极管的集电极均连接且接地，第二 PNP三极管的发射极通过第一电阻与第二 NM0S晶体管的源极连接，第三PNP三极管的发射极通过第二电阻与第三PM0S晶体管的漏极连接。
[0015]进一步地，所述第一负反馈电路包括第四PM0S晶体管、第一运算放大器、第三电阻和第四电阻；所述第四PM0S晶体管的栅极与第一运算放大器的输出端连接，第四PM0S晶体管的源极与电源连接，第四PM0S晶体管的漏极通过第三电阻与所述第一运算放大器正向输入端连接，第一运算放大器的反向输入端与第三PM0S晶体管的漏极连接，第一运算放大器的正向输入端通过第四电阻接地，第三PM0S晶体管的栅极与第一运算放大器的偏置端连接，第四PM0S晶体管的漏极与第一供电输出端连接。
[0016]进一步地，所述CTRL电路包括第一开关和第二开关，所述第一开关与第一供电输出端连接，所述第二开关与第二供电输出端连接。
[0017]芯片系统中数字电路在睡眠状态时，带隙基准电路为第一负反馈电路提供一个参考电压，通过第一供电输出端向负载供电，由于辅助LD0电路所有的器件都工作在亚阈值区，带隙基准电路中M0S管工作在亚阈值区消耗的静态电流小，使得电路整体产生的功耗小，节约电能。
【附图说明】
[0018]图1为本实用新型提供的一种辅助LDO电路的结构示意图
[0019]图2为本实用新型实施例提供的一种辅助LDO电路的电路结构图；
[0020]图3为本实用新型实施例提供的NMOS管的电流和电压曲线图；
[0021]图4为本实用新型实施例提供的一种切换供电电路的结构示意图；
[0022]图5为实施例提供的一种主LDO电路的结构示意图；
[0023]图6为本实用新型实施例提供的一种主LDO电路的电路结构图；
[0024]图7为本实用新型实施例提供的一种CTRL电路的电路结构图。
【具体实施方式】
[0025]本实用新型实施例中，其中带隙基准电路为第一负反馈电路提供一个参考电压，通过第一负反馈电路为芯片系统提供供电电源。
[0026]下面结合说明书附图对本实用新型实施例作进一步详细描述。
[0027]实施例一
[0028]如图1和图2所示，本实施例中的辅助LDO电路包括:用于产生参考电压的带隙基准电路Al ;用于向负载供电的第一负反馈电路A2，所述第一负反馈电路A2与所述带隙基准电路Al连接；与第一负反馈电路连接的第一供电输出端。在电源上电后，带隙基准电路Al将产生1.2V左右的参考电压提供给第一负反馈电路A2，通过第一负反馈电路A2产生供电电源，通过第一供电输出端LDOl输出给外界负载或其他电路。
[0029]所述带隙基准电路Al包括第一 PMOS晶体管MP1、第二 PMOS晶体管MP2、第三PMOS晶体管MP3、第一 NMOS晶体管丽1、第二 NMOS晶体管丽2、第一 PNP三极管Q1、第二 PNP三极管Q2、第三PNP三极管Q3、第一电阻Rl和第二电阻R2。
[0030]所述第一 PMOS晶体管MP1、第二 PMOS晶体管MP2、第三PMOS晶体管MP3的源极均与电源连接，第二 PMOS