录音与放音综合控制装置的制造方法
【专利摘要】一种录音与放音综合控制装置,它具有对电路进行控制的FPGA电路；录音电路，该电路的输出端接FPGA电路和功放的输入端；控制电路，该电路与FPGA电路相连；功放电路，该电路的输入端接FPGA电路的输出端；PCI电路，该电路与FPGA电路相连，该装置设计合理、电路简单、集成度高、外围元件少、具有PCI接口便于与外围设备高速传输数据、数据处理速度快、可在线调试，可应用于实验室录音与放音装置。
【专利说明】
录首与放首综合芾I!装置
技术领域
[0001]本实用新型属于基于记录载体和换能器之间的相对运动而实现的信息存储设备或装置技术领域，具体涉及到录音与放音综合控制装置。
【背景技术】
[0002]现实生活中，录音及功放设备随处可见，学校也有声音的录音装置及功放装置。学生很有必要学习音乐录制及放音控制实验。目前，音乐录制与功放控制实验平台也很多，主要存在以下几种:1.基于单片机的录音与放音控制实验平台；2.基于处理器的录音与放音控制实验平台；3.基于CPLD的录音与放音控制实验平台；4.基于PC机的录音与放音控制实验平台等。以上装置存以下不足:结构尺寸大，携带不方便；电路复杂，每一种平台的功能多，需要元器件较多;设计集成度不够，一个控制终端可以有多种实现电路，未整合;设计成本较高，浪费设计材料，整合电路成本少于独立电路成本和;调试不方便，不能在线调试，需要借助其它手段；电路设计不完善，未能设置一些故障电路，考察学生分析能力；未能激发学生的创新意识、提高学生认识，具有认识的片面性;未能充分锻炼学生实际动手能力；未能锻炼学生综合分析，应用知识的能力。
【发明内容】
[0003]本实用新型所要解决的技术问题在于克服上述录音与放音装置的不足，提供一种设计合理、电路简单、集成度高、外围元件少、具有PCI接口便于与外围设备高速传输数据、数据处理速度快、可在线调试的录音与放音综合控制装置。
[0004]解决上述技术问题采用的技术方案是:它具有:对电路进行控制的FPGA电路;录音电路，该电路的输出端接FPGA电路和功放电路的输入端;功放电路，该电路的输入端接FPGA电路的输出端;控制电路，该电路与FPGA电路相连;PCI电路，该电路与FPGA电路相连。
[0005]本实用新型的FPGA电路为:集成电路U3的R5脚、P5脚、M5脚、M6脚、N5脚、N6脚、P6脚、R6脚、M7脚、T6脚、R7脚、P7脚、N7脚、R8脚、T8脚、M8脚、Ml O脚、R9脚、T9脚、P9脚、N9脚、RlO脚、Tll脚、NlO脚、Pll脚、Nll脚、M9脚、Mll脚、P12脚接PCI电路，集成电路U3的R14脚、P13脚、T15脚、R15脚、N13脚、P14脚、P15脚、R16脚接控制电路，集成电路U3的Gl脚接晶振Yl的4脚、M4脚接功放电路、NI脚通过电阻RlO接3V电源并接开关SI的一端、Fl脚通过电阻Rll接3V电源并接开关S2的一端、G5脚通过电阻R12接3V电源并接开关S3的一端，集成电路U3的H14脚、Hl 5脚、Jl 4脚、Jl 5脚、J3脚、J2脚、K4脚、H2脚、J4脚、H4脚、H3脚、Jl 3脚、Kl 3脚依次接连接器J3的14脚?2脚，集成电路U3的N4脚、P3脚、P2脚、Rl脚、K5脚接录音电路，集成电路U3的L7脚、LlO 脚、T14 脚、T3 脚、Kll 脚、C16 脚、P16 脚、A14 脚、A3 脚、F7 脚、FlO 脚、Pl 脚、G6 脚、Cl 脚接3V电源，集成电路U3的Hll脚、H6脚接A1.5V电源，集成电路U3的J6脚、J5脚、J12脚、Jll脚、A7脚、AlO脚、G8脚、GlO脚、H7脚、H9脚、J8脚、JlO脚、K7脚、K9脚、T7脚、TlO脚接1.5V电源、地端接地，晶振Yl的I脚接3V电源、3脚接地，连接器J3的I脚接地，开关SI?开关S3另一端接地；集成电路Ul的型号为EP1C6F256C7，晶振Yl的型号为JHY50M。
[0006]本实用新型的录音电路为:集成电路Ul的28脚通过电阻Rl接5V电源并接集成电路U3的N4脚、3脚通过电阻R2接5V电源并接集成电路U3的P3脚、2脚通过电阻R3接5V电源并接集成电路U3的P2脚、I脚通过电阻R4接5V电源并接集成电路U3的Rl脚、25脚通过电阻R5接5V电源并接集成电路U3的K5脚、14脚接电容Cl的一端、17脚接电容C2的一端、13脚接功放电路、电源端接3V电源、地端接地，电容Cl的另一端接地，电容C2的另一端接连接器Jl的一端，连接器JI的另一端接地;集成电路Ul的型号为ISD4003。
[0007]本实用新型的功放电路为:集成电路U2的8脚通过电阻R6接12V电源并接三极管Ql的集电极、I脚和9脚接电容C3的一端、4脚接连接器J2的I脚、6脚接连接器J2的3脚、3脚接电容C4的正极、7脚接12V电源、5脚和2脚接地，三极管Ql的基极通过电阻R7接5V电源并通过电阻R8接集成电路U3的M4脚、发射极接地，电容C3的另一端通过电阻R9接集成电路Ul的13脚，电容C4的负极接地，连接器J2的2脚接地;集成电路U2的型号为TDAl 519CSP。
[0008]由于本实用新型采用当按下开关SI，开关S2和开关S3断开，控制电路进行录音与放音控制；当按下开关S2，开关SI和开关S3断开，PCI电路进行录音与放音控制；当按下开关S3，开关SI和开关S2断开，FPGA电路进行录音与放音控制，本装置电路简单、外围元器件少、集成度高、将不同的平台整合在一起、配套调整方便，电路采用多种控制手段，方便、快捷，实验功能性强，设计灵活可引导学生发散思维，具有PCI接口便于与外围设备高速传输数据、数据处理速度快、可在线调试，可应用于实验室放音与录音控制装置。
【附图说明】
[0009]图1是本实用新型电气原理方框图。
[0010]图2是图1中FPGA电路的电子线路原理图。
[0011]图3是图1中PCI电路和控制电路的电子线路原理图。
[0012]图4是图1中录音电路和功放电路的电子线路原理图。
【具体实施方式】
[0013]下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。
[0014]实施例1
[0015]在图1中，本实用新型录音与放音综合控制装置由FPGA电路、PCI电路、录音电路、功放电路、控制电路连接构成，控制电路与FPGA电路相连，PCI电路与FPGA电路相连，录音电路的输出端接FPGA电路和功放电路的输入端，FPGA电路的输出端接功放电路的输入端。
[0016]在图2中，本实施例的FPGA电路由集成电路U3、电阻RlO?电阻R12、开关SI?开关S3、晶振Y1、连接器J3连接构成，集成电路Ul的型号为EP1C6F256C7，晶振Yl的型号为JHY50M。集成电路U3的R5脚、P5脚、M5脚、M6脚、N5脚、N6脚、P6脚、R6脚、M7脚、T6脚、R7脚、P7脚、N7 脚、R8 脚、T8 脚、M8 脚、MlO 脚、R9 脚、T9 脚、P9 脚、N9 脚、RlO 脚、Tll 脚、NlO 脚、Pll 脚、Nll脚、M9脚、Mll脚、P12脚接PCI电路，集成电路U3的R14脚、P13脚、T15脚、R15脚、N13脚、P14脚、P15脚、R16脚接控制电路，集成电路U3的Gl脚接晶振Yl的4脚、M4脚接功放电路、NI脚通过电阻RlO接3V电源并接开关SI的一端、Fl脚通过电阻Rll接3V电源并接开关S2的一端、G5脚通过电阻R12接3V电源并接开关S3的一端，集成电路U3的H14脚、H15脚、J14脚、J15脚、J3脚、J2脚、K4脚、Η2脚、J4脚、Η4脚、Η3脚、Jl 3脚、K13脚依次接连接器J3的14脚?2脚，集成电路U3的Ν4脚、Ρ3脚、Ρ2脚、Rl脚、Κ5脚接录音电路，集成电路U3的L7脚、LlO脚、Τ14脚、Τ3脚、Kll脚、C16脚、Ρ16脚、Α14脚、A3脚、F7脚、FlO脚、Pl脚、G6脚、Cl脚接3V电源，集成电路U3的Hll脚、Η6脚接A1.5V电源，集成电路U3的J6脚、J5脚、J12脚、Jll脚、Α7脚、AlO脚、G8脚、GlO脚、Η7脚、Η9脚、J8脚、JlO脚、Κ7脚、Κ9脚、Τ7脚、T10脚接1.5V电源、地端接地，晶振Yl的I脚接3V电源、3脚接地，连接器J3的I脚接地，开关SI?开关S3另一端接地。
[0017]在图3中，本实施例的PCI电路由集成电路U4、连接器J4连接构成，集成电路U4的型号为CH365。集成电路U4的66脚?73脚、76脚?79脚、2脚?5脚、14脚?23脚、25脚?32脚、74脚、6脚、13脚、24脚、12脚、75脚、7脚?11脚、65脚、64脚依次接连接器J4的20脚、105脚、21脚、103 脚、23 脚、102 脚、24 脚、100 脚、27 脚、97 脚、29 脚、96 脚、30 脚、94 脚、32 脚、93 脚、81 脚、45 脚、79 脚、47 脚、78 脚、48 脚、76 脚、52脚、53脚、71 脚、55 脚、70 脚、56 脚、68 脚、58 脚、67 脚、26脚、33脚、44脚、73脚、82脚、99脚、91脚、35脚、89脚、37脚、119脚、16脚、110脚，集成电路U4的33脚?39脚、42脚?58脚、40脚、41脚、62脚、63脚、59脚依次接集成电路U3的R5脚、Ρ5脚、Μ5脚、Μ6 脚、Ν5 脚、Ν6 脚、Ρ6 脚、R6 脚、Μ7 脚、Τ6 脚、R7 脚、Ρ7 脚、Ν7 脚、R8 脚、Τ8 脚、Μ8 脚、M10脚、R9脚、T9脚、P9脚、N9脚、Rl O脚、Tl I脚、NI O脚、Pl I脚、NI I脚、M9脚、Ml I脚、Pl 2脚，集成电路U4的电源端接5V电源、地端接地，连接器J4的123脚接12V电源的正极、I脚接12V电源的负极、5脚、6脚、61脚?64脚、117脚、120脚接5V电源、地端接地。
[0018]在图3中，本实施例的控制电路由集成电路U5构成，集成电路U5的型号为C8051F020。集成电路U5的98脚?91脚依次接集成电路U3的R14脚、P13脚、T15脚、R15脚、N13脚、Pl 4脚、Pl 5脚、Rl 6脚、电源端接3V电源、地端接地。
[0019]在图4中，本实施例的录音电路由集成电路U1、电阻Rl?电阻R5、电容Cl、电容C2、连接器Jl连接构成，集成电路Ul的型号为ISD4003。集成电路Ul的28脚通过电阻Rl接5V电源并接集成电路U3的N4脚、3脚通过电阻R2接5V电源并接集成电路U3的P3脚、2脚通过电阻R3接5V电源并接集成电路U3的P2脚、I脚通过电阻R4接5V电源并接集成电路U3的Rl脚、25脚通过电阻R5接5V电源并接集成电路U3的K5脚、14脚接电容Cl的一端、17脚接电容C2的一端、13脚接功放电路、电源端接3V电源、地端接地，电容CI的另一端接地，电容C2的另一端接连接器Jl的一端，连接器Jl的另一端接地。
[0020]在图4中，本实施例的功放电路由集成电路U2、三极管Q1、电阻R6?电阻R9、电容C3、电容C4、连接器J2连接构成，集成电路U2的型号为TDA1519CSP。集成电路U2的8脚通过电阻R6接12V电源并接三极管Ql的集电极、I脚和9脚接电容C3的一端、4脚接连接器J2的I脚、6脚接连接器J2的3脚、3脚接电容C4的正极、7脚接12V电源、5脚和2脚接地，三极管Ql的基极通过电阻R7接5V电源并通过电阻R8接集成电路U3的M4脚、发射极接地，电容C3的另一端通过电阻R9接集成电路Ul的13脚，电容C4的负极接地，连接器J2的2脚接地。
[0021]本实用新型的工作原理如下:
[0022]系统上电，电路开始初始化工作。当按下开关SI，开关S2和开关S3断开，控制器电路工作。此时是用控制器进行录音与放音控制。数据信号从集成电路U5的91脚?98脚输入到集成电路U3，集成电路U3接收到数据，并对数据处理:如果接收的数据是音乐录音控制命令，启动音乐录音控制时序。模拟的声音信号从连接器Jl输入，经过电容C2，输入到集成电路Ul，录音完成，集成电路Ul产生中断，信号从集成电路U2的25脚输入到集成电路U3的K5，提示录音完成。如果接收的数据是音乐放音控制命令，启动音乐放音控制时序。控制命令数据从集成电路U3的N4脚、P3脚、P2脚、Rl脚、M4脚输出，输入到集成电路Ul，从集成电路UI的脚13输出，经电阻R9、电容C3，输入到集成电路的I脚、9脚，从集成电路U2的4脚、6脚输出，声音从连接器J2输出。
[0023]当按下开关S2，开关SI和开关S3断开，PCI电路工作。此时是用PCI电路进行录音与放音控制。PCI的控制数据从连接器J4输入，由连接器J4的引脚20脚、105脚、21脚、103脚、23脚、102脚、24 脚、100 脚、27 脚、97 脚、29 脚、96 脚、30 脚、94 脚、32 脚、93脚、81 脚、45 脚、79 脚、47脚、78脚、48脚、76脚、52脚、53脚、71脚、55脚、70脚、56脚、68脚、58脚、67脚输出，输入到集成电路U4，经集成电路U4内部处理，数据从U4的51脚?58脚输出，输入到集成电路U3，集成电路U3接收数据，并对数据处理:如果接收的数据是音乐录音控制命令，启动音乐录音控制时序。模拟的声音信号从连接器Jl输入，经过电容C2，输入到集成电路Ul，录音完成，集成电路Ul产生中断，信号从集成电路U2的25脚输出，输入到集成电路U3的K5，提示录音完成。如果接收的数据是音乐放音控制命令，启动音乐放音控制时序。控制命令数据从集成电路U3的N4脚、P3脚、P2脚、Rl脚、M4脚输出，输入到集成电路Ul，从集成电路Ul的13脚输出，经电阻R9、电容C3输入到集成电路的I脚、9脚，从集成电路U2的4脚、6脚输出，声音从连接器J2输出。
[0024]当按下开关S3，开关SI和开关S2断开，FPGA电路工作。此时是用FPGA电路进行录音与放音控制。由集成电路U3内部产生录音与放音控制逻辑，首先，启动录音的控制逻辑，模拟的声音信号从连接器JI输入，经过电容C2，输入到集成电路UI，录音完成，集成电路UI产生中断，信号从集成电路U2的25脚输入到集成电路U3的K5脚，提示录音完成;其次，启动音乐放音控制时序。控制命令数据从集成电路U3的N4脚、P3脚、P2脚、Rl脚、M4脚输出，输入到集成电路UI，从集成电路UI的13脚输出，经电阻R9、电容C3输入到集成电路的I脚、9脚，从集成电路U2的4脚、6脚输出，声音从连接器J2输出。
【主权项】
1.一种录音与放音综合控制装置，其特征在于它具有: 对电路进行控制的FPGA电路； 录音电路，该电路的输出端接FPGA电路和功放电路的输入端； 功放电路，该电路的输入端接FPGA电路的输出端； 控制电路，该电路与FPGA电路相连； PCI电路，该电路与FPGA电路相连。2.根据权利要求1所述的录音与放音综合控制装置，其特征在于所述的FPGA电路为:集成电路U3的R5脚、P5脚、M5脚、M6脚、N5脚、N6脚、P6脚、R6脚、M7脚、T6脚、R7脚、P7脚、N7脚、R8脚、T8脚、M8脚、MlO脚、R9脚、T9脚、P9脚、N9脚、RlO脚、Tll脚、NlO脚、Pl I脚、NI I脚、M9脚、Mll脚、P12脚接PCI电路，集成电路U3的R14脚、P13脚、T15脚、R15脚、N13脚、P14脚、P15脚、R16脚接控制电路，集成电路U3的Gl脚接晶振Yl的4脚、M4脚接功放电路、NI脚通过电阻RlO接3V电源并接开关SI的一端、Fl脚通过电阻Rll接3V电源并接开关S2的一端、G5脚通过电阻R12接3V电源并接开关S3的一端，集成电路U3的H14脚、H15脚、J14脚、J15脚、J3脚、J2脚、K4脚、H2脚、J4脚、H4脚、H3脚、J13脚、K13脚依次接连接器J3的14脚?2脚，集成电路U3的N4脚、P3脚、P2脚、Rl脚、K5脚接录音电路，集成电路U3的L7脚、LlO脚、T14脚、T3脚、Kll脚、C16脚、P16脚、A14脚、A3脚、F7脚、FlO脚、Pl脚、G6脚、Cl脚接3V电源，集成电路U3的Hll脚、H6脚接A1.5V电源，集成电路U3的J6脚、J5脚、J12脚、Jll脚、A7脚、AlO脚、G8脚、GlO脚、H7脚、H9脚、J8脚、JlO脚、K7脚、K9脚、T7脚、T1脚接1.5V电源、地端接地，晶振Yl的I脚接3V电源、3脚接地，连接器J3的I脚接地，开关SI?开关S3另一端接地;集成电路Ul的型号为EP1C6F256C7，晶振Yl的型号为 JHY50M。3.根据权利要求1所述的录音与放音综合控制装置，其特征在于所述的录音电路为:集成电路Ul的28脚通过电阻Rl接5V电源并接集成电路U3的N4脚、3脚通过电阻R2接5V电源并接集成电路U3的P3脚、2脚通过电阻R3接5V电源并接集成电路U3的P2脚、I脚通过电阻R4接5V电源并接集成电路U3的Rl脚、25脚通过电阻R5接5V电源并接集成电路U3的K5脚、14脚接电容Cl的一端、17脚接电容C2的一端、13脚接功放电路、电源端接3V电源、地端接地，电容Cl的另一端接地，电容C2的另一端接连接器JI的一端，连接器JI的另一端接地;集成电路UI的型号为ISD4003。4.根据权利要求1所述的录音与放音综合控制装置，其特征在于所述的功放电路为:集成电路U2的8脚通过电阻R6接12V电源并接三极管Ql的集电极、I脚和9脚接电容C3的一端、4脚接连接器J2的I脚、6脚接连接器J2的3脚、3脚接电容C4的正极、7脚接12V电源、5脚和2脚接地，三极管Ql的基极通过电阻R7接5V电源并通过电阻R8接集成电路U3的M4脚、发射极接地，电容C3的另一端通过电阻R9接集成电路Ul的13脚，电容C4的负极接地，连接器J2的2脚接地;集成电路U2的型号为TDAl 519CSP。
【文档编号】G05B19/042GK205665534SQ201620366395
【公开日】2016年10月26日
【申请日】2016年4月27日
【发明人】党学立, 曹卫锋, 杨健
【申请人】榆林学院