专利名称：时钟信号切换电路的制作方法
技术领域：
本发明涉及一种切换电路，特别是一种时钟信号切换电路。
背景技术：
随着科技的蓬勃发展，计算机俨然已成为现代人生活中不可或缺的用品之一，计算机的使用率以及拥有率的提升，造就了计算机制造工业成为现今世界上最重要的明星产业，而计算机内部的零件组成产品繁多，相对地，也带动计算机零件制造业的发展，由于主机板(Mother Board)为计算机主机中最重要的零组件，且消费者通常会对主机板的品质以及稳定性要求特别严格，因此对于主机板的生产制造业者而言，更必需对其所生产的主机板做更高的品质管理要求，以提供品质高、稳定性佳的主机板产品。
其中，主机板上用以提供系统运作的时钟信号，是由一时钟产生器(clockgenerator)产生，早期是以振荡器(oscillator)来制作，但是，一片主机板上通常需要多种时钟信号的输出，所以后来这些原本散落于主机板各处的振荡器，渐渐被整合成一颗可输出各种频率的芯片。然而，在系统要求切换时钟信号时，习知的做法，如图1所示，是以一2对1多工器(multiplexer，MUX)10来完成时钟信号S1与时钟信号S2之间的互相切换。
请参考图2所示，是根据图1的多工器的时钟信号切换时序图，假设时钟信号S1的频率为200MHz，而时钟信号S2的频率为250MHz，当系统输出一控制讯号C1欲切换时钟信号时(切换前的时钟信号为S1)，控制讯号C1于时间t做逻辑位准的转态(由低态变成高态)，使得输出的时钟信号S3将由原先的时钟信号S1变成时钟信号S2。
由于多工器10是一组合逻辑(combinational logic)组件，在理想的情形下，当多工器10于时间t切换时，在时间t前的输出时钟信号S3是时钟信号S1的工作频率；时间t后的输出时钟信号S3是时钟信号S2的工作频率。应注意的是，如图所示，在输出时钟信号S3于时点t的工作周期(duty cycle)将不再维持一50％的工作周期(tp＞tn)，此一不正常时钟(glitch)输出，将造成以此时钟信号做为参考时钟信号的众多电路的误动作，因而影响系统的正常运作状态。
发明内容
本发明的目的是提供一种时钟信号切换电路的设计，使得时钟信号切换的瞬间，仍能维持正常的时钟信号输出。
本发明的上述目的是由如下技术方案来实现的。
一种时钟信号切换电路，用以提供k个时钟信号的互相切换，其中2n-1＜k≤2n，k与n皆为一自然数，该时钟信号切换电路的特征是包含一时钟产生器，用以产生一参考讯号，其中该参考讯号的周期是该k个时钟信号的周期的最小公倍数；n个触发器，分别以系统的第g个控制讯号做为第g个该触发器的输入讯号，以及以上述参考讯号为时钟触发讯号，产生n个选择讯号，其中g为1～n的自然数；以及一多工器，根据该n个选择讯号输出目标的时钟信号，其中该目标的时钟信号切换时是与切换前的时钟信号同步进行完一周期。
所述的时钟信号切换电路，其特征是上述的触发器是RS触发器、JK触发器、主从式触发器、D型触发器、T型触发器的其中一种。
所述的时钟信号切换电路，其特征是上述的触发器是正缘触发触发器、负缘触发触发器的其中一种。
所述的时钟信号切换电路，其特征是上述的多工器是2n对1多工器。
一种时钟信号切换电路，用以提供k个时钟信号的互相切换，其中2n-1＜k≤2n，k与n皆为一自然数，该时钟信号切换电路特征是包含一时钟产生器，用以产生一参考讯号，其中该参考讯号的周期是该k个时钟信号的周期的最小公倍数；n个D型触发器，分别以系统的第g个控制讯号做为第g个该D型触发器的输入讯号，以及以上述参考讯号为时钟触发讯号，产生n个选择讯号，其中g为1～n的自然数；以及一多工器，根据该n个选择讯号输出目标的时钟信号，其中该目标的时钟信号切换时是与切换前的时钟信号同步进行完一周期。
所述的时钟信号切换电路，其特征是上述的D型触发器是正缘触发触发器、负缘触发触发器的其中一种。
所述的时钟信号切换电路，其特征是上述的多工器是2n对1多工器。
一种时钟信号切换电路，用以提供两个时钟信号的互相切换，该时钟信号切换电路包含一时钟产生器，用以产生一参考讯号，其中该参考讯号的周期是该两个时钟信号的周期的最小公倍数；一D型触发器，以系统的控制讯号做为输入讯号，以及以上述参考讯号为时钟触发讯号，产生一选择讯号；以及一多工器，根据该选择讯号输出目标的时钟信号，其中该目标的时钟信号切换时是与切换前的时钟信号同步进行完一周期。
所述的时钟信号切换电路，其特征是上述的D型触发器是为正缘触发触发器、负缘触发触发器的其中一种。
所述的时钟信号切换电路，其特征是上述的多工器是2对1多工器。
本发明的时钟信号切换电路的设计具有如下的优点(1)以本发明的切换电路做为时钟信号的切换电路，将使得切换时的时钟信号仍能维持稳定的输出，让以此时钟信号做为参考时钟信号的众多电路保持正常的运作状态。
(2)本发明的时钟信号切换电路具有设计简单、易于实现等优点，减轻主机板电路设计者的负担。
藉由以下对具体实施例并结合所附图的详细描述，将可轻易明了上述内容及此项发明的诸多优点。
图1为一2对1多工器(multiplexer，MUX)；图2为根据图1的多工器的时钟信号切换时序图；图3为根据本发明较佳实施例的时钟信号切换电路示意图；图4为一D型触发器的输出特性表；图5为根据本发明实施例的时钟信号切换时序图；以及图6为根据本发明实施例的时钟信号切换电路示意图。
具体实施例方式
本发明提供一种关于时钟信号的切换电路。在本发明中，通过产生一个周期为欲切换频率的时钟周期的最小公倍数的时钟信号，并配合触发器产生的选择讯号，藉以控制多工器输出正确无误的时钟信号。以下兹列举一较佳实施例以说明本发明，然熟悉此项技艺者皆知此仅为一举例，而并非用以限定发明本身。有关此较佳实施例之内容详述如下。
如图3所示，是根据本发明较佳实施例的时钟信号切换电路示意图，该切换电路包含一多工器20以及一D型触发器30。在本实施例中，是以两个时钟信号(S4与S5)的互相切换为例，因此，此切换电路的多工器20是2对1多工器，即可处理两个时钟信号(S4与S5)的互相切换，并根据来自D型触发器30的选择讯号C2，以决定输出的时钟信号S6，也就是当选择讯号C2为低态时，多工器20输出时钟信号S4；然而，当选择讯号C2为高态时，多工器20则改输出时钟信号S5。
D型触发器30是包含一输入端(D)与一输出端(Q)，此外，更具有一时钟触发讯号输入端(CK)，其输出特性表可参见图4所示。在本实施例中，是选择正缘触发(positive edge trigger)的触发器，因此，只有在时钟触发讯号上升的瞬间才对输入端(D)的输入讯号做取样(sampling)动作，并由输出端(Q)输出原输入状态。此外，亦可选择负缘触发(negative edge trigger)的触发器，差别仅在于取样的时间不同，并不影响本发明的范畴。
在本发明中，D型触发器30是以系统的控制讯号SC做为输入讯号，同时也做为时钟信号切换的控制讯号，并以一参考讯号CF做为时钟触发讯号，以产生一选择讯号C2，藉以控制多工器20的输出选择。其中上述参考讯号CF是由系统的时钟产生器所产生，且该参考讯号CF的周期是该两个时钟信号(S4与S5)的周期的最小公倍数，在本实施例中，假设欲切换的两个时钟信号S4与S5的周期分别为5ns以及4ns(其频率则分别为200MHz与250MHz)，因此，该参考讯号CF的周期是设定为20ns(其频率为50MHz)。
请参考图5所示，是根据本发明较佳实施例的时钟信号切换时序图，由于系统激活时，所有时序相关讯号，包括参考讯号CF、时钟信号S4、时钟信号S5、时钟信号S6等，皆会经过一重置(reset)的动作，使得所有讯号可由同一时点起始。当系统输出的控制讯号SC于时间t′，由低态变为高态时(也就是欲将输出时钟信号S6，由原先输出的时钟信号S4切换成输出时钟信号S5)，可是D型触发器30的时钟触发讯号(也就是参考讯号CF)，并未处在上升缘的状态，因此，D型触发器30仍维持原先的输出状态(选择讯号C2维持低态的输出)，输出时钟信号S6仍是时钟信号S4的工作频率。
直到时间t″时，由于参考讯号CF正好位在上升缘的触发状态，因此，根据D型触发器30的输出特性，选择讯号C2将根据控制讯号SC，造成选择讯号C2由低态变为高态，使得多工器20由原先输出时钟信号S4变成输出时钟信号S5，也因为参考讯号CF的周期(20ns)是设定为时钟信号S4与时钟信号S5的周期(5ns与4ns)的最小公倍数，因此，于时间t″时，时钟信号S4与时钟信号S5可以同步进行完一个完整的周期，使得输出时钟信号S6可在时钟信号S4结束完一个完整周期的同时，切换成输出时钟信号S5。
此外，在正常的情形下，由于D型触发器30是由多个逻辑闸所组成，当讯号经过多个逻辑闸时，都会产生延迟(delay)，因此，选择讯号C2势必经过一段延迟才输入至多工器20，所以在时钟信号S4与时钟信号S5输入至多工器20前也须经过一相同时间的延迟(是由一延迟链(delay chain)22、24所提供)，以确保讯号能正常的动作。
综上所述，是以两个时钟信号(时钟信号S4与时钟信号S5)的互相切换为例，如图6所示，若欲切换四个时钟信号(时钟信号S7、S8、S9、S10)，则需使用一4对1多工器40以及两个D型触发器42、44，并且配合两个控制讯号SC1、SC2所形成的四种不同组合，以及以四个时钟信号(S7、S8、S9、S10)的周期的最小公倍数为周期的参考讯号CF1，就能完成四个时钟信号的互相切换；如欲切换三个时钟信号，则仍需使用一4对1多工器以及两个D型触发器，并且配合两个控制讯号所形成的三种不同组合(是忽略一种条件的情形下)，才能完成三个时钟信号的互相切换。
依此类推，在理想的情况下，当欲切换k个时钟信号时，则需用上一2n对1多工器以及n个D型触发器(2n-1＜k≤2n且k与n皆为一自然数)，且系统须配合触发器的数量提供对应的控制讯号(举例来说，系统的第g个控制讯号将做为第g个触发器的输入讯号，其中g为1～n的自然数)，并根据k个时钟信号的周期的最小公倍数为周期的一参考讯号，才能完成k个时钟信号的互相切换。应注意的是，上述的D型触发器亦可由RS触发器、JK触发器、主从式触发器、T型触发器等须时钟触发的序向逻辑(sequential logic)组件所取代，然熟悉本发明技术者当可依据实际的应用加以变更。
本发明虽以较佳实例阐明如上，然其并非用以限定本发明精神与发明实体仅止于上述实施例。是以，在不脱离本发明的精神与范围内所作的修改，均应包含在下述申请专利范围内。
权利要求
1.一种时钟信号切换电路，用以提供k个时钟信号的互相切换，其中2n-1＜k≤2n，k与n皆为一自然数，该时钟信号切换电路的特征是包含一时钟产生器，用以产生一参考讯号，其中该参考讯号的周期是该k个时钟信号的周期的最小公倍数；n个触发器，分别以系统的第g个控制讯号做为第g个该触发器的输入讯号，以及以上述参考讯号为时钟触发讯号，产生n个选择讯号，其中g为1～n的自然数；以及一多工器，根据该n个选择讯号输出目标的时钟信号，其中该目标的时钟信号切换时是与切换前的时钟信号同步进行完一周期。
2.根据权利要求1所述的时钟信号切换电路，其特征是上述的触发器是RS触发器、JK触发器、主从式触发器、D型触发器、T型触发器的其中一种。
3.根据权利要求1所述的时钟信号切换电路，其特征是上述的触发器是正缘触发触发器、负缘触发触发器的其中一种。
4.根据权利要求1所述的时钟信号切换电路，其特征是上述的多工器是2n对1多工器。
5.一种时钟信号切换电路，用以提供k个时钟信号的互相切换，其中2n-1＜k≤2n，k与n皆为一自然数，该时钟信号切换电路特征是包含一时钟产生器，用以产生一参考讯号，其中该参考讯号的周期是该k个时钟信号的周期的最小公倍数；n个D型触发器，分别以系统的第g个控制讯号做为第g个该D型触发器的输入讯号，以及以上述参考讯号为时钟触发讯号，产生n个选择讯号，其中g为1～n的自然数；以及一多工器，根据该n个选择讯号输出目标的时钟信号，其中该目标的时钟信号切换时是与切换前的时钟信号同步进行完一周期。
6.根据权利要求5所述的时钟信号切换电路，其特征是上述的D型触发器是正缘触发触发器、负缘触发触发器的其中一种。
7.根据权利要求5所述的时钟信号切换电路，其特征是上述的多工器是2n对1多工器。
8.一种时钟信号切换电路，用以提供两个时钟信号的互相切换，该时钟信号切换电路包含一时钟产生器，用以产生一参考讯号，其中该参考讯号的周期是该两个时钟信号的周期的最小公倍数；一D型触发器，以系统的控制讯号做为输入讯号，以及以上述参考讯号为时钟触发讯号，产生一选择讯号；以及一多工器，根据该选择讯号输出目标的时钟信号，其中该目标的时钟信号切换时是与切换前的时钟信号同步进行完一周期。
9.根据权利要求8所述的时钟信号切换电路，其特征是上述的D型触发器是为正缘触发触发器、负缘触发触发器的其中一种。
10.根据权利要求8所述的时钟信号切换电路，其特征是上述的多工器是2对1多工器。
全文摘要
一种时钟信号切换电路，是用以提供2个时钟信号的互相切换，该时钟信号切换电路包含一时钟产生器、一D型触发器以及一多工器。时钟产生器是用以产生一参考讯号，其中参考讯号的周期是2个时钟信号的周期的最小公倍数。D型触发器是以系统的控制讯号做为输入讯号，以及以上述参考讯号为时钟触发讯号，产生一选择讯号。多工器是根据选择讯号输出目标的时钟信号，其中目标的时钟信号切换时是与切换前的时钟信号同步进行完一周期。
文档编号G06F1/06GK1529217SQ20031010195
公开日2004年9月15日 申请日期2003年10月17日 优先权日2003年10月17日
发明者林学仪, 张棋 申请人:威盛电子股份有限公司