专利名称：具有高效取模寻址单元的数字信号处理器的制作方法
技术领域：
本发明涉及的是一种数字信号处理器，特别是一种具有高效取模寻址单元的数字信号处理器，对数字信号处理器中的取模寻址单元的结构进行了创新，属于数字信号处理领域。
背景技术：
在数字信号处理器中，支持不同寻址方式的地址产生单元是内核中不可缺少的关键部件。它主要完成对地址的增减和取模运算。具体分为自增1运算，自减1运算，自增N运算，自减N运算，自增立即数运算，自减立即数运算，自增取模运算，自减取模运算。其中自增(减)取模运算就是把基址寄存器的值加上变址寄存器中的值，然后根据模数寄存器中的值对其和的后若干位进行取模运算，使得结果在规定的上下界的范围内。在美国TI(Texas Instrument)公司TMS320C6000数字信号处理器参考手册(TMS320C6000 CPU and InstructionSet Reference Guide)以及在美国摩托罗拉(Motorola)公司的DSP56300 FamilyManual-24-bit Digital Signal Processor Revision 3.0中对取模寻址单元的实现方式作了介绍，代表了现在主流的实现方法。现有的技术在算法上都是通过对循环队列的操作来实现取模运算的。具体来说分为以下几步对于增量操作，将原数同增加值相加得到中间结果，判断中间结果是否大于模数值M，如果小于模数M则将结果发送到地址总线上，否则将中间结果减去M再将中间结果送到地址总线上；对于减量操作，将原数同减少值相减得到中间结果，判断中间结果是否小于0，如果大于0则将结果发送到地址总线上，否则将中间结果加上M再将中间结果送到地址总线上。
然而，这种技术在实现上所需要的运算单元数量较大。它至少需要一个加法单元，一个减法单元和一个比较器，因而所需要的面积较大，会使得芯片的成个芯片的性能下降。
发明内容
本发明的目的在于针对现有技术的不足，提供一种具有高效取模寻址单元的数字信号处理器，通过一种新的取模寻址单元的实现结构，在保证实现所需功能的前提下，减少该单元所需的面积同时又减少最长路径上的时延，从而提高数字信号处理器的性能。
本发明涉及的数字信号处理器主要包括地址产生单元、指令译码单元、程序控制单元、算术运算单元。程序控制单元通过指令总线向指令存储器给出指令地址，并从指令存储器中接收指令将它送到指令译码单元。指令译码单元将译码以后的数据发送到两路并行的数据通道，即算术运算单元和地址产生单元。算术运算单元将其状态信息传给程序控制单元，并将运算结果送给数据存储器或者从数据存储器接收数据。地址产生单元将地址值送给数据存储器，指定相应的存储和读写的位置。本发明所述的高效取模寻址单元位于地址产生单元内部。
本发明的取模寻址单元在原有实现技术的基础上进行了结构上的改进，采用了并行结构来加速运算的时间，主要包括基址寄存器组，变址寄存器组，模数寄存器组，全加器，进位保留加法器和数据选择器。基址寄存器组的输出总线，变址寄存器组的输出总线分别连接一个全加器和进位保留加法器的输入端，模数寄存器组的输出总线也接到进位保留加法器的输入端，该进位保留加法器的输出端接入到另一个全加器，该全加器的进位输入线接到高电平，同时它的进位输出端作为选择信号接到数据选择器的控制信号输入端，数据选择器的输入端接在两个全加器的输出总线上。
本发明的取模寻址单元工作方式如下。基址寄存器，变址寄存器和模数寄存器接受从有效地址准备单元传过来的数据信息。基址寄存器和变址寄存器的值分别输入到一个全加器和一个进位保留加法器，同时模数寄存器的值也输入到该进位保留加法器。进位保留加法器的两个输出作为中间结果又输入到另一个全加器，同时该加法器的进位输出端连到数据选择器上，来选择两个加法器的输出结果。该结构的工作原理基于二进制补码运算的规则，即SUM＝R+Offset-M＝R+Offset+~M+1，也就是说减去一个数等于加上这个数的去反再加1。这样就可以对前三个数通过进位保留加法器压缩成两个数，然后再接到一个全加器。所需要加的1可以直接接在全加器的进位输入端口上，这样就省去了减法操作。同时，该全加器的进位输出反映了全加器输出结果的正负，因而可以将该进位输出信号作为数据选择器的控制信号。这样又省去了一个比较复杂的比较器。本发明和原方法相比具有显著进步。它使得数字信号处理器取模单元的时延降低，同时由于省去了复杂的比较器而减少了芯片面积，这就提高了芯片的性能，增加了它的性价比。
图1为本发明数字信号处理器的整体结构框图。
如图1所示，本发明的处理器由数字信号处理器内核和指令存储器，数据存储器连接而成，其中内核包括程序控制单元，指令译码单元，算术运算单元和地址产生单元。地址产生单元内部包括有效地址准备单元以及取模寻址单元。
图2是本发明数字信号处理器中取模寻址单元的结构框图。
如图2所示，取模寻址单元包括基址寄存器组，变址寄存器组，模数寄存器组，两个全加器，进位保留加法器和数据选择器。图2中各单元的连接总线包括基址寄存器组输出的基址总线，变址寄存器组输出的变址总线，模数寄存器组输出的模数总线，全加器输出总线，全加器的进位输入线和进位输出线，地址输出总线。
具体实施例方式
以下结合附图对本发明的技术方案作进一步描述。
图1中描述了本发明的数字信号处理器中各个组成模块之间的关系。如图1所示，数字信号处理器内核的指令译码单元与算术运算单元及地址产生单元相连，并双向连接到程序控制单元；程序控制单元连接到指令存储器，并从指令寄存器中获取指令；算术运算单元和程序控制单元单向相连；算术运算单元双向连接到数据存储器，地址产生单元由地址总线连接到数据存储器并能与算术运算单元进行双向数据交换。取模寻址单元位于地址产生单元内。
图2是本发明数字信号处理器中取模寻址单元的结构框图。
如图2所示，本发明的取模寻址单元采用了并行结构来加速运算的时间，主要包括基址寄存器组，变址寄存器组，模数寄存器组，全加器，进位保留加法器和数据选择器。各单元的连接总线包括基址寄存器组输出的基址总线，变址寄存器组输出的变址总线，模数寄存器组输出的模数总线，全加器输出总线，全加器的进位输入线和进位输出线，地址输出总线。
基址寄存器组的输出总线，变址寄存器组的输出总线，和模数寄存器组的输出总线分别接到进位保留加法器的输入端，进位保留加法器的输出端接入到全加器A，全加器A的进位输入线接到高电平，同时它的进位输出端作为选择信号接到数据选择器的控制信号输入端，该数据选择器的输入端接在全加器A和全加器B的输出总线上，其中全加器B的输入端接在基址寄存器组的输出总线和变址寄存器组的输出总线上。基址寄存器组、变址寄存器组和模数寄存器组的输入端与有效地址准备单元相连。
有效地址准备单元接收地址译码单元的输出对模数进行了相应的操作，基址寄存器组，变址寄存器组和模数寄存器组接受从有效地址准备单元传过来的数据信息。根据相应的选择控制信号，选择相应的基址寄存器的值，并通过基址总线分别作为全加器B和进位保留加法器的一个输入。通过同样的过程，相应的变址寄存器的值通过变址总线分别作为全加器B和进位保留加法器的另一个输入，同时相应的模数寄存器的值通过模数总线也作为进位保留加法器的一个输入。进位保留加法器的两个输出作为中间结果又输入到全加器A，同时进位输入线提供全加器A所需要的加1信号。全加器A的进位输出端通过进位输出线连到数据选择器上，如果进位输出线的值是0，数据选择器选择通过全加器A输出总线传来的全加器A输出结果作为地址输出总线的最终结果；如果进位输出线的值是1，数据选择器选择通过全加器B输出总线传来的全加器B输出结果作为地址输出总线的最终结果。
权利要求
1.一种具有高效取模寻址单元的数字信号处理器，包括地址产生单元、指令译码单元、程序控制单元、算术运算单元，其特征在于在地址产生单元内设置了取模寻址单元，主要包括基址寄存器组，变址寄存器组，模数寄存器组，全加器，进位保留加法器和数据选择器，基址寄存器组的输出总线，变址寄存器组的输出总线，和模数寄存器组的输出总线分别接到进位保留加法器的输入端，进位保留加法器的输出端接入到全加器A，全加器A的进位输入线接到高电平，同时它的进位输出端作为选择信号接到数据选择器的控制信号输入端，该数据选择器的输入端接在全加器A和全加器B的输出总线上，其中全加器B的输入端接在基址寄存器组的输出总线和变址寄存器组的输出总线上，基址寄存器组、变址寄存器组和模数寄存器组的输入端与有效地址准备单元相连。
全文摘要
一种具有高效取模寻址单元的数字信号处理器，在地址产生单元内设置的取模寻址单元包括基址寄存器组，变址寄存器组，模数寄存器组，全加器，进位保留加法器和数据选择器，基址寄存器，变址寄存器和模数寄存器接受从有效地址准备单元传来的数据信息，基址寄存器和变址寄存器的值分别输入到一个全加器和进位保留加法器，同时模数寄存器的值也输入到该进位保留加法器，进位保留加法器的两个输出作为中间结果又输入到另一个全加器，同时该加法器的进位输出端连到数据选择器上，来选择两个加法器的输出结果。本发明使得数字信号处理器取模单元的时延降低，同时由于省去了复杂的比较器而减少了芯片面积，提高了芯片的性能，增加了它的性价比。
文档编号G06F9/34GK1556470SQ20041001573
公开日2004年12月22日 申请日期2004年1月9日 优先权日2004年1月9日
发明者徐如淏, 陈健, 徐如 申请人:上海汉芯半导体科技有限公司