专利名称：可动态配置协处理器数目的系统的制作方法
技术领域：
本发明涉及一种具有协处理器的嵌入式系统，尤指适用于一种可动态配置协处理器数目的系统。
背景技术：
一般便携式电子装置由于具有高度的机动性，因此已逐渐受到使用者的喜好，而一般使用者对于例如个人数字助理(PDA)便携式电子装置的运算处理能力要求不高，仅需具有例如记事管理、文字翻译、四则运算的功能即可。该等便携式电子装置采用嵌入式系统予以建构。一般嵌入式系统采用ARM7、ARM9或StrongARM等处理器以达到省电的功能。其所使用的处理器与通用型微处理器的最大差异乃在于其运算能力较差、时脉较慢以及无多媒体处理指令。而为了加强某些领域的应用，嵌入式系统乃使用协同微处理器(通称协处理器)以配合主处理器，以强化某些领域的功能。例如，使用具有MP3译码功能的协处理器以配合处理器，则嵌入式系统可提供较有效率MP3译码及完善的播放功能，或是使用具有MPEG4译码功能的协处理器以配合处理器，则嵌入式系统可提供较完善的多媒体影片播放功能。
图1所示为一已知的嵌入式系统100。其包括主处理器110、第一协处理器120、第二协处理器130、及存储器140。主处理器110用以提供嵌入式系统100一般的运算处理功能。第一协处理器120用以提供嵌入式系统100额外的运算处理功能，例如MP3播放功能。第二协处理器130用以提供嵌入式系统100额外运算处理的功能，例如多媒体影片播放功能。存储器140用以提供数据储存的功能。第一协处理器120及第二协处理器130与存储器140之间，并无直接的连结，无法直接存取存储器140。
图1显示大部分的主处理器和协处理器的接口(CoprocessorInterface Architecture)示意图。一般而言，协处理器指令(coprocessorinstruction)的运作步骤为主处理器110对存储器140产生一指令撷取要求，主处理器110于译码阶段(decoder stage)传送一协处理器指令(Coprocessor Instruction)至协处理器接口，协处理器在译码阶段或是下一阶段译码该协处理器指令，以确认该协处理器指令是否属于该协处理器，若属于该协处理器，其会传送一确认信号(ACK)至该主处理器110，此时该主处理器110会经由协处理器接口完成协处理器指令。若是没有协处理器传送一确认信号(ACK)至该主处理器110，该主处理器110会进入一个未定指令例外(undefined instruction exception)。
一般主处理器的协处理器指令(Coprocessor Instruction)可分为三种第一种为搬移主处理器的寄存器内容值至协处理器中的寄存器内，如MCR、MRC(MTC/MFC)等指令。第二种为存储器与协处理器寄存器之间的数据搬移，如STC、LDC等指令。第三种为协处理器的数据运算，如CDP、COP等指令。
上述三类指令定义一个协处理器的基本运算能力及和主处理器之间数据交换的方法。大部分的处理器的协处理器指令格式(CoprocessorInstruction Format)如图2所示。一个应用该处理器的嵌入式系统会针对协处理器指令格式而限定其协处理器的硬件和软件的设计。例如图2中的CoProc#字段为4位元，其限定一个嵌入式系统的协处理器数目为十六个。而OPcode字段为4位元，亦决定一个协处理器的运算功能指令数目为十六个。
大部分的协处理器指令皆有协处理器数目(coprocessor number、CoProc#)和协同处理运算码(coprocessor op-code、Opcode)两个字段(Field)，各为固定的位元数(四个位元)。也就是说一个嵌入式系统最多可以有固定的数目(十六个)的协处理器(Coprocessor)，每一个协处理器(Coprocessor)最多只可以有固定的数目(十六种)的功能指令(opcode)。同时一个协处理器(Coprocessor)最多只可以有固定的数目(十六个)的寄存器(Register)。因每一个协处理器，在一嵌入式系统中具有唯一的识别码(ID)以供识别，因此，当该嵌入式系统需求协处理器的数量高于固定的数目上限(十六个)时，在先前技术的处理器的系统是无法处理的。
同时，当有单一协处理器的功能指令(opcode)高于固定的数目上限(十六个)的需求时，在先前技术的处理器的系统是需要将单一协处理器设计成数个各自独立的硬件的协处理器。此时，在软件程序撰写时必须将其视为有数个协处理器存在，这会增加软件的复杂度，同时因为必须设计更多个协处理器，也同时增加硬件设计的复杂度，这将造成一嵌入式系统开发时的许多困扰，故现有技术中的协处理器的设计仍有予以改进的必要。
发明内容
本发明的主要目的在于提供一种可动态配置协处理器数目的系统，以达到在设计开发协处理器时，协处理器的功能编码及其协处理器的数目可以弹性调整，这可以加速硬件接口及软件程序的开发。
为达成上述目的，本发明提供一种可动态配置协处理器数目的系统，其使用一协处理器指令以作为一主处理器与至少一协处理器之间的指令，该系统包括复数个协处理器(coprocessor)及一主处理器。复数个协处理器(coprocessor)协助该主处理器进行特定的运算；该处理器执行复数个指令以进行数据运算，并使用协处理器指令(coprocessorinstruction)与该复数个协处理器进行沟通及数据传收；其中，该协处理器指令包含一可重新调整的协处理器指令字段(RearrangedCoprocessor Instruction field)及一个主指令编码字段(Main InstructionOP-Code field)，该可重新调整的协处理器指令字段可为包含协处理器编码(Coprocessor Number)、协处理器功能编码(Coprocessor op-codenumber)和协处理器寄存器(Coprocessor Register)的字段，或包含协处理器编码(Coprocessor Number)和协处理器寄存器(Coprocessor Register)的字段。
图1为已知的嵌入式系统的架构图。
图2为已知的协处理器指令格式的示意图。
图3为本发明协处理器指令格式的示意图。
图4为已知的单精度协处理器指令编码的示意图。
图5为已知的倍精度协处理器指令编码的示意图。
图6为使用本发明技术的一实施例。
图7为使用本发明技术的另一实施例。
图中符号说明100嵌入式系统 110主处理器120第一协处理器 130第二协处理器140存储器具体实施方式
本发明的可动态配置协处理器数目的系统，使用一协处理器指令以作为一主处理器与至少一协处理器之间的指令，此系统包括复数个协处理器(coprocessor)以及一处理器。该复数个协处理器协助该处理器进行特定的运算。该处理器执行复数个指令以进行数据运算，并使用协处理器指令(coprocessor instruction)与该复数个协处理器进行沟通及数据传收，其中，该协处理器指令包含一可重新调整的协处理器指令字段(Rearranged Coprocessor Instruction field)及一个主指令编码字段(Main Instruction OP-Code field)。该可重新调整的协处理器指令字段可为包含协处理器编码(Coprocessor Number)、协处理器功能编码(Coprocessor op-code number)和协处理器寄存器(Coprocessor Register)的字段，或包含协处理器编码(Coprocessor OP Number)和协处理器寄存器(Coprocessor Register)的字段。
图3为本发明的协处理器指令(Coprocessor Instruction)的三种格式第一种为搬移主处理器的寄存器内容值至协处理器中的寄存器内，如MTC/MFC等指令。第二种为存储器与协处理器寄存器之间的数据搬移，如STC/LDC等指令。第三种为协处理器的数据运算，如COP等指令。如图所示，LDC/STC/MTC/MFC等非数据运算指令包含协处理器编码(Coprocessor Number、CP#)和协处理器寄存器(Coprocessor Register简称CrD)的字段，而COP等数据运算指令包含协处理器编码(Coprocessor Number缩写CP#)、协处理器功能编码(Coprocessor op-code number简称COP-Code)和协处理器寄存器(Coprocessor Register缩写为CrA，CrB，CrD)的字段。
本发明重新安排协处理器指令(Coprocessor Instruction)的格式，如图3斜字段线所示，其将LDC/STC/MTC/MFC等指令中的协处理器编码(Coprocessor Number、CP#)和协处理器寄存器(CoprocessorRegister、CrD)的字段，或COP等指令中的协同处理器编码(CoprocessorNumber、CP#)、协处理器功能编码(Coprocessor op-code number、COP-Code)和协处理器寄存器(Coprocessor Register、CrD)的字段结合为一个可重新调整的协处理器指令字段(Rearranged CoprocessorInstruction field)。
依据图3的协处理器指令格式，一由使用该协处理器指令格式的主处理器所建构的嵌入式系统具有的资源为最多有4个协处理器，且协处理器最多有32个寄存器及32个协处理器功能编码。
若该嵌入式系统需要一个具有包括单精度和倍精度浮点运算功能的协处理器的来处理完整的浮点运算指令时，其所需的协处理器的功能编码会多于32种，而所需的协处理器寄存器为则小于16个。如使用已知技术的协处理器指令格式，该嵌入式系统则需两个独立协处理器，一为单精度的协处理器，另一为倍精度的协处理器，两者各有16个寄存器，其编码格式的如图4和图5所示。
通过本发明的技术，将协处理器寄存器(Coprocessor Register)、协处理器功能编码(COP-Code)及协处理器编码(CP#)三个字段视为一个可重新调整的协处理器指令字段(Rearranged Coprocessor InstructionField)，如此可以将这两个原本需为独立设计的协处理器，结合成只需单一个协处理器的硬件设计，同时其协处理器指令格式重新编码(如图6所示)。且其协处理器的运作方式并不会有任何的改变。
对于使用图4和图5方式编码的协处理器，在一个系统里将会占用两个协处理器。对于使用图6的方式编码的协处理器，在一个系统里将只会占用一个协处理器。但实体的硬件设计上，图6编码方式的协处理器将协处理器寄存器(CrD)的最高有效位(MSB)当成协处理器运算编码的一个位元来编码。因协处理器所需的协处理器寄存器不会高于16个。这个部分的设计变更，只需在设计该协处理器的指令译码器时做些微变更即可，亦即，仅需将协处理器寄存器(CrD)的最高有效位元(MSB)加入协处理器的指令译码电路即可，且其协处理器的运作方式并不有任何的改变。
图6所示的具有单精度和倍精度浮点运算功能的协处理器，当使用相同的可重新调整的协处理器指令字段编码时，在该系统进行整合时，使用静态(device enable jumper)的方式来决定，以使同一时间点上，该系统的可重新调整的协处理器指令字段编码是唯一的。该具有单精度和倍精度浮点运算功能的协处理器，亦可在该系统进行动态运作时，使用动态通过装置致能(Device Enable Register)的方式来决定，在同一时间点上，使该系统的可重新调整的协处理器指令字段编码是唯一的。
协处理器指令的执行和运作是经由主处理器和协处理器的配合，经由协处理器的介面(接口)来完成指令的运作。主处理器在处理协处理器指令时，主要的关键是目前的指令是否为协处理器指令、是否有协处理器会响应此协处理器指令、及协处理器指令的种类为何(COP/LDC/STC/MTC/MFC)。在处理于协处理器指令时，主处理器会针对Main-OP字段和Sub-OP字段去进行译码，以确认是否为协处理器指令。其余的协处理器编码(CP#)、协处理器功能编码(COP-Code)和协处理器寄存器(Coprocessor Register)字段的义意皆可由协处理器或协处理器系统(数个协处理器)来处理。也就根据此原理，本发明使用可重新调整的协处理器指令字段(Rearranged Coprocessor InstructionField)来发挥最大的系统层次的设计可能性，以让一个微处理器适用于更多的应用上。
图7为另一个使用本发明的技术的实施例，当一嵌入式系统所需的协处理器的数目不高于两个时，将协处理器编码(CP#)的最低有效位元(LSB)当成协处理器运算编码的一个位来使用。这个部分的硬件设计变更，只需在设计该协处理器的指令译码器时，将协处理器编码(CP#)的最低有效位元(LSB)加入协处理器的指令译码电路即可。
由上述说明可知，本发明的技术将协处理器寄存器(CoprocessorRegister)、协处理器功能编码(COP-Code)及协处理器编码(CP#)三个字段视为一个可重新调整的协处理器指令字段(Rearranged CoprocessorInstruction Field)，如此在设计开发协处理器时，协处理器功能编码(COP-Code)可以作最适当的延伸调整，同时，于使用本发明技术的嵌入式系统中，其协处理器的数目亦可弹性调整，而可加速硬件接口及软件程序的开发。
上述实施例仅为了方便说明而举例而已，本发明所主张的权利范围自应以申请专利范围所述为准，而非仅限于上述实施例。
权利要求
1.一种可动态配置协处理器数目的系统，使用一协处理器指令以作为主处理器与至少一协处理器之间的指令，其特征在于，该系统包括复数个协处理器，其协助一主处理器进行特定的运算；以及该主处理器，其执行复数个指令以进行数据运算，并使用协处理器指令与该复数个协处理器进行沟通及数据传收；其中，该协处理器指令包含一可重新调整的协处理器指令字段及一个主指令编码字段，该可重新调整的协处理器指令字段可为包含协处理器编码、协处理器功能编码和协处理器寄存器的字段，或包含协处理器编码和协处理器寄存器的字段。
2.如权利要求1所述的可动态配置协处理器数目的系统，其中，该复数个协处理器当使用相同的可重新调整的协处理器指令字段编码时，在该系统进行整合时，使用静态的方式来决定，以使同一时间点上，该系统的可重新调整的协处理器指令字段编码是唯一的。
3.如权利要求2所述的可动态配置协处理器数目的系统，其中，该主处理器传送一协处理器指令至该复数个协处理器时，有一对应的协处理器会产生一确认信号，以响应该协处理器指令。
4.如权利要求3所述的可动态配置协处理器数目的系统，其中，该可重新调整的协处理器指令字段由对应的协处理器执行相关字段的译码。
5.如权利要求3所述的可动态配置协处理器数目的系统，其中，该主处理器传送一协处理器指令至该复数个协同处理器时，若无协处理器产生一确认信号，该主处理器进入一个未定指令例外中。
6.如权利要求1所述的可动态配置协处理器数目的系统，其中，该复数个协处理器使用相同的可重新调整的协处理器指令字段编码时，在该系统进行动态运作时，使用动态通过装置致能的方式来决定，以使同一时间点上，使该系统的可重新调整的协处理器指令字段编码是唯一的。
7.如权利要求1所述的可动态配置协处理器数目的系统，其中，该协处理器编码字段的位元数最少是1。
8.如权利要求1所述的可动态配置协处理器数目的系统，其中，任一个协处理器的协处理器功能编码字段的位元数最少是1。
9.如权利要求1所述的可动态配置协处理器数目的系统，其中，任一个协处理器的协处理器寄存器字段的位元数最少是1。
10.如权利要求1所述的可动态配置协处理器数目的系统，其中，在任何一个时间点上，该可重新调整的协处理器指令字段是唯一的。
全文摘要
本发明是一种可动态配置协处理器数目的系统，使用一协处理器指令作为一主处理器与至少一协处理器之间的指令，该系统包括复数个协处理器及一处理器。复数个协处理器协助该处理器进行特定的运算，该处理器系统执行复数个指令以进行数据运算，并使用协处理器指令与该复数个协处理器进行沟通及数据传收，其中，该协处理器指令至少包含一可重新调整的协处理器指令字段，该可重新调整的协处理器指令字段可为包含协处理器编码和协处理器功能编码和协处理器寄存器字段、或包含协处理器编码和协处理器寄存器字段。
文档编号G06F9/30GK1716181SQ200410061930
公开日2006年1月4日 申请日期2004年6月29日 优先权日2004年6月29日
发明者黄明权 申请人:凌阳科技股份有限公司