专利名称：称q进制、进位行数字工程方法和处理器的制作方法
技术领域：
本发明涉及数字工程方法和处理器领域，特别是处理器的运算器背景技术数字工程包括数控机床、大中型数字化设备和数字系统工程等等。本发明中“数字工程”是专指“数字计算系统工程”。它不是解决一个个具体的算题、或定理证明、或几何问题、或某种数学思想，而是解决四则运算法则等计算系统本身的数字工程实现技术方案。它与具体的计算工具密切相关。众所周知，“计算”有好多种，除“近似计算”、“模拟计算”及“无工具计算”(心算、指算、口算，包括口诀、速算、估算)外，则为“采用工具的数字计算”。“采用工具的数字计算”历史上包括笔算、珠算、机械算、电算，以及筹算等。现代仅剩下三种，这就是数字电算、珠算、笔算。与此相应的数字计算系统工程也就仅有三种数字计算机；算盘；采用笔和纸进行笔算的数字计算系统工程，简称为“笔算工程”。
四则运算是数的最基本运算。正如恩格斯所说“四则(一切数学的要素)。”《1》加法又是四则运算的最基本的运算。因此，我们理所当然应当对四则运算，尤其是对加法运算给予特别的关注。当前数字工程方法中的四则运算，首先是加法，有许多不尽如人意之处。主要表现为运算速度慢；在减法中，未能充分利用负数的作用，而且，不能“连减”。尤其在加减联合运算中，不能一步到位；在乘法中，加法的缺点更加扩大严重；在除法中，上述缺点依旧。总之，在最小的数体——有理数体中，四则运算情况并不满意。
在笔算数字工程中，对运算的解剖，表明存在一些隐含的操作程序，以至产生“隐患”。以加法为例，例一“两数相加”，算式如式一。[文中凡未标明数制的数，均指普通十进制数。下同。]其中，十位上的和数3，解剖一下，其微程序操作是 个位上来的进位(见标志) 十位上5、7两数字与低位进位相加，即(5+7+1)。取其和的 式一 式二个位。 上列(5+7+1)和的进位送到高位(见标志)。其余各位情况类似。又如例二，设三数求和，算式如式二78+297+259＝634。如图可见，上述情况更为加重。
显然，存在下列缺点a.进位标示困难。若用小数字表明，则易混淆且字面积受限。特别是表456789时就更烦人；若以“.”字写在数字间，则易与小数点混淆且表示456789也不便；若以手指数数，则速度慢且不方便；若心算，则费脑力且易错。总之，比较讨厌，易出错。
b.一般两数相加时，每一位上要有三个数相加求和。于是，需三重运算。三及三以上个数相加求和时，则更不方便。
c.验算困难。一般采用重做一遍，费时费力。
减法比加法麻烦。而且不能在同一竖式中“连减”，必须断开。特别在加减联合运算时，不能一步到位。乘除法中，这类情况更为严重。而且，加减乘除运算格式不统一，除法时另起炉灶。
另一方面，在电子计算机的数字工程中，同样有大量的数值运算。这些数一般均采用普通二进制数制来表示。其负数常以原码、反码、补码、移码之类来表示。在现有计算机中运算均以二个数运算，而无法实现“多重运算”。所谓“多重运算”，是指多于二个数同时进行加减。
在采用其他普通Q进制等普通数制的电子计算机中，存在相应的许多复杂性。[Q为自然数。]发明内容本发明提出又一种新的数字工程方法，显著提高运算速度；同时加强运算正确性的保障，在“笔算工程”中，大大降低笔算的出错率。
本发明的另一个目的是提供又一种新的处理器，在现有研制技术的基础上，在设备量相近的情况下，显著提高电子计算机的运算速度。
根据本发明的一个方面，提供一种称Q进制、进位行数字工程方法，采用“称Q进制”的“进位行方法”。包括以下步骤第1步，设K个普通Q进制数参予运算，K为≥2的正整数，Q为自然数；将这些数转换成称Q进制数；第2步，对K个数同时进行称Q进制的求和运算，从最低位开始或各位同时按位相加，即在某一位上，取K个数中的二个数按位相加，得到“按位和”为该位这二个数相加的和数，将此和数记入下一运算层，作为“部份和”数；同时所得“称Q进位”，则存放到下一运算层的任一进位行中与该位相邻的高位处；第3步，在该位上取K个数中的另二个数，进行第2步的运算，如此反复，直至K个数均取完为止；当K个数中仅剩下一个数时，则直接移至下一运算层的同一位上作为“部份和”数；第4步，在上述某位的相邻高位上，重复第2步及第3步的运算，直至K个运算数的每一位都已全部操作；当K个数的各位同时进行第2步及第3步运算时，则本步可跳越过去；第5步，在下一个运算层中，将上述“按位和”数与进位行中的“进位数”进行前述第2步、第3步、第4步求和运算；第6步，重复第2步至第5步的运算，直至不产生“称Q进位”为止，则最后一次“按位加”所得和数，即为所求称Q进制加法运算结果。
上述称Q进制数可以不编码；或以普通二进制数编码；或以正负码等来编码；或以全一码来编码，即将各个称Q进制数的每一位数S，都以|S|个1从最低位顺序至高位排列来对应，其余高位均为0，总位数则为Q/2位；同时，将称Q进制数中该位的数符，即表示该位为正为负，作为相应全一码中每一位上的数符。全一码编码称Q进制数时，二数加法仅为二数中1的不重复排列，称为“排1”。
上述运算数是称Q进制数，Q为＞1的正奇数；或者是普通对称Q进制数，Q为＞1的整数；或者是混数数制数。
根据本发明的另一个方面，提供一种称Q进制、进位行处理器，包括输入逻辑，K重运算器，输出转换逻辑及控制器组成；其中，K重运算器及控制器组成称Q运算控制逻辑；称Q进制数经全一码编码移位寄存器输入逻辑至K重运算器；K重运算器中，称Q进制数经K重运算获得称Q进制数的结果，经由编码器输出转换逻辑以称Q进制数或普通Q进制数、或普通十进制数通过输出逻辑输出，控制器协调控制整个运算控制的逻辑；其中，为K个寄存器中的每个寄存器的每一位分配一个符号位，该符号位为普通二态触发器；K个寄存器存放输入的K个称Q数。
在运算过程中，两个输入寄存器的某位数，经累加器累加得到该位的和与高位进位，此“部份和”数送至其中一个输入寄存器中，替换原存数；此进位送至其中另一个寄存器的相邻高位，替换原存数；当下一个运算指令到达时，将进位数与“按位和”数送入累加器再进行相加；如此重复，最后再经累加器获得所求和数。
处理器中所述运算数用全一码编码来表示；或者，以普通二进制数8421码等来编码；或者，不编码。
上述“K重运算器”当K值较大时，可以进行分级放大。当采用全一码编码时，K重运算器中的累加器可以省略；处理器中运算数是称Q进制数，Q为＞1的正奇数；或者是普通对称Q进制数，Q为＞1的整数；或者是混数数制数。处理器中元器件为二值元器件；或者三值元器件；或者三值以上元器件。
图1是称Q进制计算机总逻辑框图。
图2是称Q进制、进位行处理器(运算控制)逻辑框图；图3是K重运算器一位的逻辑框图；图4是对冲逻辑(对冲器)的逻辑框图；图5是划Q逻辑(划Q器)的逻辑框图；具体实施方式
第一部分 称Q进制、进位行数字工程方法1.《进位行方法》1.1进位与《进位行方法》在电子计算机中，运算速度提高的关键之一，就在于“进位”。进位的获得，进位的存贮以及进位的参予运算都是至关重要的。“进位”就是争“速度”。在笔算工程中，还直接影响到“出错率”。
所谓《进位行方法》就是，在运算过程中，将产生的进位存放在参予运算与“按位和”数同等的位置上，然后与“按位和”一起进行运算。通常将同运算层中两数相加时，各位上的进位排列成一行，称为“进位行”。(运算层的概念，见下节)举例如下，设两普通十进制数求和，算式以竖式求和。如式三为简化起见，这里将横竖式合写。个位运算(6+8)＝14，其进位1123456+345678＝469134 式三写于下一行的高一位上。依此类推。式中二数相加时，各位上不计进位的求和，称为“按位加”。其和称为“按位和”。按位和的运算行，称为“行”。
各进位排成的行，称为“进位行”。由行与进位行组成“运算层”。
式中一些“+”号已省去。以后可以知道，在称Q进制、进位行数字工程方法《称进方法CJF》中，各个“运算层”只存在一种运算，这就是“+”。故可以不必在运算层中写出“+”号。
1.2《进位行方法》分析1.2.1二数求和的分析采用《进位行方法》的加法运算由上节可知①两数相加时，每一位上只有二个数相加； 式四 式五
②在进位行中直接标示进位，不存在任何困难；③验算十分方便。
两数相加时，任意位上要么有进位记为1，要么无进位记为0；[引理二]两数相加时，任意位上的和可为0～9之一。但是，当该位上有向高位进位时，该位上的和只能为0～8之一，而不能为9。
由[引理一]和[引理二]可得[定理一]两数相加时，当且仅当某位上没有向高位进位时，该位上的和才可能出现9。
1.2.2层次概念及运算层设两数求和。算式为式四、式五由式四可见，运算是分层次进行的。运算层将一个运算解剖成微运算、子运算。每一运算层，仅完成一项简单运算。这就是运算的“层次”概念。“层次”概念是数学中的基本概念，《进位行方法》正是建立在此基础上。以往的加法运算方法，本质上也隐含“层次”概念。因此，《进位行方法》中的“层次”从总体上看，并未称加运算的复杂性。反之，以往的方法由于隐含了“层次”，反而进一步称加了运算的复杂性。这一点，也进一步造成运算速度被降低。两者对比，就会一清二楚。
在《进位行方法》中，两数相加的各个运算层，可以合并为一个运算层。如式五。请见进一步分析。
1.2.3唯一的运算层两数相加时，特别情况下会出现多次运算层。各层有如下关系成立。[引理三]二数相加，当某位前一运算层上有进位时，其后各运算 式六式七层上均不可能出现进位。(由引理一、二得)[引理四]二数相加，当某位后一运算层上有进位时，其前各运算层上必无进位。(由引理一、二得)[定理二]二数相加时，同一位各运算层上，要么都无进位，要么只能有一个进位。(由引理三、四得)[推 论]可以将全部各层进位行合并为一个进位行，各运算层合并为一个运算层。
1.2.4三数及三数以上求和分析设三数求和，算式为231+786+989＝2006(见式六)操作要点①“划Q”的运用；所谓“划Q”，即Q进位的两数在某位上相加时，其按位加和为零，但该位上产生进位(与两数符号一致)。进位放入进位行；同时，在某位上，该两数均不再参加运算。在十进制时即为“划十”。
a、同一位上两数和为“十”时，可在算式中将两数字以斜线划去，然后在高位上补1。
b、同一位上几数和为20、30、40……等时，可将几数字均划去，然后在高位上补2、3、4……等。
又，设六数求和。算式为786+666+575+321+699+999＝2046(见式七)。
②多个数相加，会出现二个及二个以上的运算层。为了减少运算层数，同一位上的同一运算层空位中，进位及和数可以任意占位。
③尽量减少运算层。a、较小的数，直接合并算；b、尽量在“配对”中进位；c、尽量减少在第一运算层上相加数的个数，尽量使第二及二以上运算层不出现。
④同一位上，“相同数”、“连续数”等可直接获得“部分和”。
2.混数及混数数制2 1《数制理论》2.1.1按同一种规则记录数，便于用来在一个数系统中进行运算的数的制度，称为“记数系统的制度”。简称为“数制”。一个数的质，首先就是由其所属的数制来决定的。恩格思指出“单个的数在记数法中已经得到了某种质，而且质是依照这种记数法来决定的。”“一切数的定律都取决于所采用的记数法，而且被这个记数法所决定。”《1》
《数制理论》就是研究数制的生成、分类、分析、比较、变换等以及数制在各邻近学科与实践中应用的科学。它是数学的基础理论之一。数学科学，即“数”的科学。“数”的基本为“数制”。因此，“数制理论”是“数论”的基础，是“核心数学”的“核心”之一。
数制是数的属性。不存在没有所属数制的数，也不存在没有所属数的数制。
2.1.2位值制数制设，构造一个数系，其中的数以各不相同位置上的“数符”来表示。“数符”又称““数字”。数字通常从右向左水平排列，对于每个数位上的全部数字均给定一个单位值(又称“位值”)，其值由低(小)到高(大)。以此表示整个数系中每一个数的数制，称为“位值制数制”。我们以下讨论的数制，都是“位值制数制”。简称为“数制”。所讨论的数除特别注明的外，均约定为整数。
2.1.3数制的三大要素数位I，数元集Zi和权Li。
a、数位I，表示数制中数的各位数字的位置。以I(序数)从右自左来表示。即，i＝1，2，3，……表示该数的第1，2，3，……位。
b、数元集Zi，表示第I位上的“数元”组成的集合。同一数制系统中，各个数同一位上不同符号的全体，组成一个该位上的数符集。该数符集中的元素，称为“数的元素”。简称为“数元”。因此，该数符集称为“数元集”。数元集Zi可以随着i的取值不同而不同，也可以相同。当各位上的Zi均为相同的Z时，相应的数制称为“单一数制”；当各位上的Zi不全相同时，相应的数制称为“联合数制”。单一数制为Q进制时，称为“单一进制”；联合数制均属Q进制时，称为“联合进制”。(Q进制定义见本节后述。)数元集Zi中的数元可为复数或其他多种多样符号。在《数制理论》中，以aj来表示数元(a1，a2，a3，……)，j为自然数。以iaj表示第i位上数元aj。约定，aj＝-A(A为实数)时，可表示为aj＝A。数元集Zi以集合{a1，…，aj，…}来表示，即Zi＝{a1，…，aj，…}。或者Zi以文字表明其特征。
数元集Zi的基数Pi(Pi为自然数)表示了集的元素总数。恩格思指出它“不但决定它自己的质，而且也决定其他一切数的质。”《1》Pi的取值不同，标示了数元集Zi的变化。各位上的Pi为相同的P，则称为“单一基数”；否则，称为“联合基数”。
在《数制理论》的“位值制数制”中，定义数中的空位表示0，具有隐含的“空位0”；在数元集中，“空位”是一种特殊的数元，称为“空位元”。简称为“空元”。“空元”是每一个“位值制数制”数元集均有的数元，其在数元集中的表示即为“空位”。另一方面，“空元”是数元集中唯一通常不计入数元aj，也不计个数，即个数为0的数元；在特别情况下，则对“空元”加以注明将其计入数元，其个数计为1。
c、权Li，表示第i位上的位值大小。特称此位值为“权Li”。
Li为实数(由于复数集非有序体，故不采用)。不同的Li，就决定了不同的位值。在“编码理论”中，“编码”的主要特征就在于权Li。
实际中常见的权Li采用所谓“幂权”。即，令Li＝Qi(i-1)，Qi为实数。为便于计算，通常取Qi为自然数。常见各位Li均为幂权，而且成等比Q的数制。Q称为数制幂权的“底数”或数制的“底数”。底数Q的不同，决定了不同的Li，从而决定了不同的位值。这种数制称为“Q进制”。简称为“进制”。Qi可以阿拉伯数字来表示，也可以中文小写数字来表示。当Q＝2，3，10等时，相应的进制就被称为“二进制”、“三进制”、“十进制”等。
另一种常用的权Li采用“等权”，即各位上的权L相同。
在任一个Q进制数制中，当P＝Q时，自然数在该数制中可以连续唯一的形态表达，称为“连续数制”，又称“普通数制”；当P＞Q时，自然数在该数制中可以连续，但有时以多种形态表达，称为“重复数制”；当P＜Q时，自然数在该数制中只能断续的形态表达，称为“断续数制”。
根据上述数制的三大要素，数制可以有无穷无尽的种类。
2.2混数及混数数制当数元集Zi中，含数元0时，该相应数制被称为“含0数制”；当数元集Zi中，不含数元0时，该相应数制被称为“不含0数制”。
当数元集Zi中，既有正数元，又有负数元时，相应数制被称为“混数数制”；混数数制中的数，称为“混数”。“混数”中既有正数元又有负数元的数，称“纯混数”。在{称Q}数中，既有正数元又有负数元的数，称为“纯{称Q}数”。({称Q}定义见下一节。)当数元集Zi中，全部数元为连续整数成为“整数段”时，该相应数制被称为“整数段数制”；恩格斯指出“零比其他一切数都有更丰富的内容。”《1》鉴于“0”的这种特殊重要性，在《数制理论》中，含0整数段去掉0时，仍作为一种特殊的整数段。
当数元集Zi中，正负数元是相反数时，相应数制称为“对称数制”；显然，“对称数制”是“混数数制”的一种。
2.3称Q进制{称Q}在《数制理论》中，建立了“代数数制”。一个数制的名称采用“ZiLi”。对Q进制，则为ZiQi；单一进制时，则为ZQ。其中，Qi以中文小写数来表示。例如{0，1，2}三进制。
对于含0的普通Q进制，Z＝{0，1，…，(Q-1)}。故ZQ＝{0，1，…，(Q-1)}Q进制，Q为＞1的整数，称为“含0普通Q进制”。符号表示为{含0，Q}；对于不含0的{1，2，…，Q}Q，Q为自然数，称为“不含0普通Q进制”。符号表示为{不含0，Q}。
含0和不含0的普通Q进制，合起来统称为“普通Q进制”，Q为自然数。符号表示为{Q}。当不致误解时，“含0普通Q进制”亦可称为“普通Q进制”，亦以符号{Q}来表示。故可以符号{二}及{十}来表示普通二进制及普通十进制。
在混数数制中，一类为普通对称含0的{0，±1，…，±(Q-1)/2}Q进制，Q为＞1的奇数，称为“含0普通对称Q进制”。符号表示为{含0，称Q}；对不含0的{±1，…，±Q/2}Q进制，Q为正偶数，称为“不含0普通对称Q进制”。符号表示为{不含0，称Q}。
含0和不含0的普通对称Q进制，合起来统称为“普通对称Q进制”。Q为＞1的整数。符号表示为{称Q}。当不致误解时，“含0普通对称Q进制”，亦可称为“普通对称Q进制”。简称为“称Q进制”，亦以符号{称Q}来表示。其中，Q＝3时，即为{0，±1}三进制，以符号{称三}来表示。《3》3.《称进方法CJF》及其称三进制{称三}四则运算。
采用称Q进制和《进位行方法》来进行有理数运算的方法，称为《称Q进制、进位行方法》，简称为《称进方法CJF》。当用于算盘或笔算数字工程，采用的是{称三}称三进制等的《称进方法CJF》。当用于电子计算机等之中时，采用的是{二Δ}称二进制以及{称三}称三进制等的《称进方法CJF》。
3.1{称三}的加法例1010+1100＝11 1 10 (见式八) 式八 式九 式十式八中求得和为11 1 11。当需要转化为普通十进制{十}数时，和为43。一般来说，所求和11 1 11不必转化(特别是作为计算过程中间结果时)。确需转化时，方法见4.1转换法则。
3.2{称三}的减法3.2.1例1011-0100＝0111 (式九)首先减法化为加法来运算，这是由于混数的特性所决定。这一来，实际计算中，加减就合并为加法了。这就消除了通常连加减的困难。
3.2.2约混。这是指二数求和时，同一位上的相反数可以消去，也可称为“对消”或“对冲”。在算式中，可以斜线划去。也就是说，所谓“对冲”，即两相反数，其和为零。该位上的两数不再参加以后的运算。在实际运算中，采用先“对冲”后“划Q”来获得称Q数的结果。
3.3{称三}的乘法例1011×1100＝1100100 (式十)3.4{称三}的除法 式十一式十二 式十三 式十四例{十}25÷18＝0…7 (式十一)；1010÷0100＝1…111 (式十二)
要点①式十一采用原普通除法，现采用四则统一算式如式十二。
②式十二中，由于采用混数可使除法中的“减”过程变为“加”的过程。其余同此。
我们为了去掉“减”过程的思路，可以令被除数变号，然后，整个“减”过程完全变成“加”过程。这可使整个运算的复杂性进一步降低。以后，我们的除法就以此来进行。应该注意，此时若出现余数则要将该余数变号后，才是最终运算结果的余数。
4.《称三进制》{称三}与《普通十进制》{十}的关系。
4.1{称三}与{十}数的转换法这里指整数的情况，例如{称三}1011＝{十}25(式十三)。
4.1.1{十}数需经表一转换成为{称三}数。首先，{十}数转换成{Q}数。当Q＝3时，{十}数转换成{三}数。转换方法是①将{十}例{十}25＝{三}221(式十四)
表一{十}、{三}及{称三}数对照表数连续除以Q，直至余数为0或商为0时止(这里指整数)。②从最后一位余数起，依式中位置从低到高，如箭头所示列出各位余数。则所获数即为需转换结果{Q}数。然后{Q}数转换成{称Q}数。当Q＝3时，{三}数转换成{称三}数。转换方法是从表一对照表，将{三}2编码转换成{称三}11，其进位至相邻高位即可。
4.1.2{称三}数转换成{十}。首先将{称Q}数转换成{Q}数。当Q＝3时，{称三}数转换成{三}数。例如{称三}1011＝{三}221。这可以从表一获得。然后，再将{Q}数转换成{十}数。这可以将{Q}数各位乘以该位上的权值，再求和获得。当Q＝3时，{称三}数转换成{三}数，再数转换成{十}数。{称三}1011＝{三}221＝{十}25。或者，直接将{称Q}数转换成{十}数，即将{称Q}数各位乘以该位上的权值，再求和获得。当Q＝3时，{称三}数直接转换成{十}数。(式十三)4.2{称三}与{十}关系分析。
{称三}与{十}数的关系是“一一对应”关系。由此，可建立一种{称三}数与{十}数的互为映射关系。对于运算系统来说，{十}与{称三}数系统“同构”。相应{十}数的各种基本运算性质，亦在{称三}数系统中成立。
4.2.2{称三}中P＝Q，因而在该数制中，自然数是连续唯一形态表达。它没有多样性，也缺少了相应的灵活性。有了它，才有了《称进方法CJF》，才有了“笔算工程”的又一个新技术方案。有了它，也才有了处理器及其相应电子计算机的又一个新技术方案。
4.2.3应当指出，上述对{十}与{称三}的分析，完全相应于{Q}与{称Q}的分析，因为{十}与{Q}是同构的。由此可知，①{Q}数与{称Q}数的关系是“一一对应”。②{Q}与{称Q}数系统“同构”。相应{Q}数系统的各种基本运算性质，亦在{称Q}数系统中成立。
5.综合上述，可有如下简明结论称Q进制{称Q}及《称进方法CJF》在数字工程中，可显著提高运算速度，而且大大降低笔算的出错率。它正是钱学森指出的数学第三层次“直接应用的工程技术”。《1》这种“工程技术”与数字计算工程紧密结合的方法，称为“称Q进制、进位行数字工程方法”。
第二部分 称Q进制、进位行处理器四则运算是一切运算的基础，显然也是电子计算机的基础。
图1为本发明处理器相应的称Q进制计算机总逻辑框图。由{Q}→{称Q}转换逻辑109，输入逻辑101、CPU中央处理器102、外存103、输出逻辑104、控制台105、输出转换逻辑108组成。中央处理器102由内存106、称Q运算控制逻辑107组成。这些部件的连接关系是本领域公知的。其中，普通Q进制数经过{Q}→{称Q}转换逻辑109，按{Q}与{称Q}对照表编码转换成称Q进制数，称Q进制数通过输入逻辑101输入中央处理器102，并通过称Q运算控制逻辑107进行称Q运算，运算结果连接输出转换逻辑108。结果以称Q进制数、或普通Q进制数、或普通十进制数通过输出逻辑104输出。内存106及外存103与运算控制逻辑107交换数据，执行原有普通Q进制的程序。总操作由控制台105按既定程序控制，以时钟脉冲来实现。
图2为称Q进制、进位行处理器(运算控制)逻辑框图，由输入逻辑100，K重运算器202，输出转换逻辑108及控制器201组成。其中，控制器201和K重运算器202组成称Q运算控制逻辑107。
输入逻辑101当采用全一码编码时，为全一码编码移位寄存器。通过输入逻辑101，普通Q进制数每一位上被分配到相应数符。然后全一码编码的称Q进制数，送至K重运算器202；K重运算器202中，称Q进制数经K重运算获得称Q进制数的结果，经由译码器输出转换逻辑108以称Q进制数、或普通Q进制数、或普通十进制数通过输出逻辑104输出。控制器201协调控制整个运算控制器的逻辑。
图3为K重运算器一位的逻辑框图，由第I位上的寄存器网311、对冲网312、划Q网313及累加器304组成。其中，累加器304为每一位带有一个正负符号位的普通累加器，寄存器网311由A寄存器301、B寄存器302、……、2K寄存器303组成。对冲网312由一个对冲逻辑305巡检；或由K(2K-1)个对冲逻辑305、对冲逻辑306、……、对冲逻辑307与寄存器网311中各个寄存器二二相连组成；或由分组、分级的对冲逻辑组成。划Q网313由一个划Q逻辑308巡检；或由K(2K-1)个划Q逻辑308、划Q逻辑309、…、划Q逻辑310与寄存器网311中各个寄存器二二相连组成；或由分组、分级的划Q逻辑组成。
上述“K重运算器”当K值较大时，可加以分级放大处理。
K个寄存器存放输入的K个称Q数。各个寄存器以及累加器的每位前附有符号位，该符号位为普通二态触发器。符号位也可以放置在专用的符号位寄存器中，在运算时为存放称Q数的寄存器或累加器的每一位分配一个符号。累加器仅为一个，它用来存放累加和数。
在运算指令的控制下，K个称Q进制数同时进行求和运算。首先，取其中二个数各位同时在累加器中按位相加。所得按位和及进位数替换原来存放于寄存器中的这二个数。如此反复，直至K个数均取完为止；当K个数中仅剩下一个时，则直接进入下一运算层。当下一个运算指令到达时，重复上述操作，直至不产生“称Q进位”为止。最后再经累加器获得所求和数。
为了加快运算速度，可采用对冲网和划Q网，由控制器或程序发出的指令，实施先“对冲”后“划Q”运算，然后进行累加运算。
当采用全一码编码时，K重运算器202中的累加器304可以省略。
划Q产生的“进位”(与运算数同符号)送至K重运算器中任一寄存器的相邻高位置“1”端。
图4为对冲逻辑(对冲器)的逻辑框图，由A寄存器的第i位400，B寄存器的第i位402，同逻辑403，异逻辑404及与门405组成。其中A寄存器的第i位401，其前附有符号位，为普通二态触发器。Ai的“1”端连接同逻辑403的输入、Ai符的“1”端连接异逻辑404输入。
B寄存器的第i位402，其前附有符号位，为普通二态触发器。其Bi的“1”端连接同逻辑403的输入，Bi符的“1”端连接异逻辑404的输入。同逻辑403的输出连接与门405输入；异逻辑404的输出连接与门405输入；与门405的输出连接A寄存器的第i位401的置“0”端及B寄存器第i位402的置“0”端。
图5为划Q逻辑(划Q器)的逻辑框图，由A寄存器的第i位501，B寄存器的第i位502，Q值判定逻辑503，同逻辑504及与门505组成，其中A寄存器的第i位501，其前附有符号位，为普通二态触发器。Ai的“1”端连接Q值判定逻辑503的输入，Ai符的“1”端连接同逻辑504的输入。
B寄存器的第i位502，其前附有符号位，为普通二态触发器。其Bi的“1”端连接Q值判定逻辑503的输入；Bi符的“1”端连接同逻辑504的输入；Q值判定逻辑503的输出连接与门505的输入；同逻辑504的输出连接与门505输入；与门505输出进位(与运算数同符号)送K重运算器中任一进位行寄存器的相邻高位置“0”端，同时连接A寄存器的第i位501置“0”端及B寄存器第i位502的置“0”端。
当采用{称Q}运算，并且以全一码编码时(其他混数数制类似)，在运算及其控制中采用{1，0，1}三态进行。其中，1、1的正负号以一位{二}符号表示，其权为0。
当采用{称Q}运算时，运算器的输入需要将{Q}数转换为{称Q}数。另一方面，运算器的输出在一般中间过程不必要将{称Q}数转换为{Q}数。只有在需要输出最终结果时，才将{称Q}数转换为{Q}数(实质是仅将纯{称Q}数转换为{Q}数)。这时，本发明处理器相应的计算机在“运算”数字的输出界面上，只需加上特别简单的{称Q}转换到{Q}译码器即可。这一点在技术上不存在任何困难。原则上，本发明处理器相应的计算机其外存及输入输出端，与现有{Q}电子计算机完全一样(包括程序在内)。
本发明处理器相应的计算机系统中，采用“多重运算器”。例如，采用“八重运算器”。所谓“八重运算器”，即将8个数放入8个寄存器中，一次性完成加减运算。设多重数为K，则K＝2n可能较合适(n为自然数)。故K＝2、4、8、…。其中，较实用的是K＝8、16、256、1024、4096等。同时，乘法本质上原来就是连续加法，除法本质上原来就是连续减法。因此，在乘除中，本发明处理器相应的计算机亦可运用多重加减来处理。
本发明处理器相应的计算机除采用一般的累加器运算外，为了加速运算可以采用“对冲”及“划Q”逻辑。所谓“对冲”，即两相反数相加，其和为零。所谓某位上的“划Q”，即Q进制的两数相加时，其某位上按位加和为零，但产生进位(其符号与两数符号一致)。“对冲”及“划Q”逻辑线路在技术上是简单成熟的。见图4和图5。
特别是，在{称Q}电子计算机中，仅仅只需先“对冲”后“划Q”就能获得{称Q}数运算结果。当最终结果需要输出时，才将{称Q}数转换成{Q}数，或者转换成{十}数输出。当采用全一码编码时，K重运算器中的累加器可以省略。
小结一、本发明处理器相应的计算机是称Q进制{称Q}的电子计算机，是《称进方法CJF》电子计算机。
二、称Q进制{称Q}的电子计算机使现代以及未来基于其他原理上的各种电子计算机的运算速度大大提高。以八重运算器为例，粗略地估算将使运算速度提高五倍。也就是说，原20万次/s的提高到100万次/s左右；原20亿次/s的提高到100亿次/s左右。当K称大时，则运算速度还将进一步提高。
第三部分 称Q进制{称Q}及全一码1.称Q进制{称Q}1.1定义及符号在一个Q进制数制中，凡P＝Q+1＞Q的进制，称为“称强型Q进制”。Q为自然数。简称为“称Q进制”，以符号{称Q}来表示。称Q进制{称Q}有很多种。其中对称的即为前述称Q进制，此外，还有不对称的称Q进制{称Q}。
1.2称一进制{一Δ}及其运算称Q进制{称Q}中，当Q＝1时，即为称一进制{一Δ}。称一进制{一Δ}中，主要有二种。其一是{0，1}一进制，其元器件为二态器件。其二是{1，1}一进制，其元器件亦为二态器件，它亦可表示全部整数。本文下面所称“称一进制{一Δ}”，除特别注明外，均指{0，1}一进制。
称一进制{一Δ}的运算。这里列出加法运算，例如{十}4+3+2＝9＝{一Δ}110101+1011+101＝11001100010101011。
1.3称一进制{一Δ}与{Q}的关系。
1.3.1{一Δ}数与{Q}数的转换法。
{一Δ}数转换成{Q}数，可以将{一Δ}数中的各位数字1，以{Q}{一Δ} {二} {十} {十}{二} {一Δ}000 00 0 000 0…00000000＝ ＝0001 11 1 001 0…00000001＝1＝ 010 11 2 010 0…00000011＝11＝ 011102 3 011 0…00000111＝111＝ 100 11 4 100 0…00001111＝1111＝ 101102 5 101 0…00011111＝11111＝ 110102 6 110 0…00111111＝111111＝ 111113 7 111 0…01111111＝1111111＝ 表二 表三」 1 杨1 2 1 辉1 3 3 1三1 4 6 4 1 角 形表四计数即可。所得{Q}计数和，即为相应的{Q}数。这就是说，{一Δ}数中有几个1，则相应的{Q}数即为几。显然，这是十分简单的法则。
(见表二){Q}数转换成{一Δ}数，可将{Q}数各位均乘以各位上的权，然后将这些积以同样个数的1，分别在所要表达的{一Δ}数位置上，以不重复的方式列出即可。这就是说，{Q}数为几，则{一Δ}数中就有几个1。显然，这也是十分简单的法则。(见表三)1.3.2{一Δ}数与{Q}数对照表及其说明说明①{一Δ}数可表示全部{Q}数②有较多的重复数，以4位{一Δ}数为例，除0及4唯一外，其余均有重复数。其中，1有4个；2有6个；3有4个。于是，从0～4的重复数分别为1，4，6，4，1个。这与二项式展开系数CKn是一致的。(位数n为自然数，K为0～n。)(见表四扬辉三角形。)③表中 表示为任意非负整数位连续的0，称为“无限延数” {一Δ}数中，无限延数有且仅有一个，即为 1.3.3{一Δ}与{Q}关系分析。
(1)Q1，Q为自然数；1为最小的自然数，也是最基本的自然数单元。Q真包含1，这使得相应的{Q}及{一Δ}之间存在自然的联系。
(2){Q}数与{一Δ}数的关系是“一多对应”关系，而不是“一一对应”关系。正由于此，{一Δ}就获得了多样处理的灵活性。这是{一Δ}运算中快速性的原因之一。从这一点来说，{一Δ}具有较强的功能。
(3){一Δ}数转换为{Q}数，只能化为相应唯一的一个数。这是因为，{一Δ}数可经{Q}加减直接获得，而{Q}数加减运算后的结果是唯一的。反之，{Q}也只能化为相应唯一的一组{一Δ}无限延数。所以，这种{Q}数的“一”与{一Δ}无限延数的“一”组两者是“一一对应”关系。由此，可建立一种{一Δ}数与{Q}数的互为映射关系。对于运算系统来说，{Q}与{一Δ}数系统是“同构”。相应{Q}数的各种基本运算性质，亦在{一Δ}数系统中成立。
(4){一Δ}中P＝Q+1＞Q，因而在该数制中，自然数有时会出现多种形态表达，这正是该数制灵活性所在，它使得运算得以简便快捷。也可以说，{一Δ}是以多样性来换取了灵活性。
{Q}中P＝Q，因而在该类数中，自然数是连续唯一形态表达。它没有这种多样性，也缺少了这种相应的灵活性。
(5)上述{一Δ}与{称Q}相结合，使得功能更加称强。考虑到{一Δ}→{Q}→{称Q}，这其中有着内在的联系。显然，这一切均在预料之中。
1.4称一进制{一Δ}的应用1.4.1称一进制{一Δ}的运算是一种优异的运算。由于它以么元1配以0构造数，而且权为1，故其“运算”常以“传送”来实现。这是{一Δ}数运算中快速性原因之一。{一Δ}数运算中的“进位”，也以二数当前位的按位加和为0，而进位为Q的“划Q”逻辑实现。这种“传送”及“划Q”的逻辑实现，结构特别简单，速度却特别的快。这是{一Δ}数运算中快速性原因之二。
当{一Δ}数与{称Q}数结合运算时，又补充了“对冲”这一结构更为简单、速度更为快速的逻辑。这是{一Δ}数运算快速性原因之三。
1.4.2{一Δ}与{称Q}结合可作为多种新一代超高速电子计算机的技术方案。[例见第四部分。]2.全一进制、全一数及全一码2.1全一进制和全一数称一进制{一Δ}数的多样性是{一Δ}数运算快速的原因之一。但是，由于{一Δ}数具有极端的多样，在同一个数中可出现一次以上的无限延数，常造成数的表达形式难以把握。由此造成运算数过于分散，不便于控制，势必称加设备并且影响运算速度。因此，在一般情况下，有必要对{一Δ}数加以某种约束条件。这就产生了“全一进制”。
在称一进制{一Δ}的正整数中，限定每一组无限延数。只选取自个位开始，从右向左连续排列么元1的唯一的一种形态表达；高位上均为0，以空位表示。例如{十}数3＝{一Δ}数111/1110/1101/…(“/”表“或者”)，限定为{十}3＝{一Δ} 这样，每一组无限延数中的重复数均被删除，只剩下一个全是1的唯一形态，我们称为“全一数”。表达“全一数”的进制称之为“全一进制”。表三中，{一Δ}数最左边的形态，即为“全一进制”数。当考虑到正负整数时，可以将该全一进制数的正负符号，分配到该数的各位上去，从而构造带符号的全一进制。下述“全一进制”均为此种带符号的全一进制。
因此，“全一进制”可以是加特定约束条件的称一进制{一Δ}。
在《数制理论》的“位值制数制”中，定义数中的空位表示0，具有隐含的“空位0”；在其数元集中，“空位”是一种特殊的数元，称为“空位元”。简称为“空元”。因此，“全一进制”可以从不含0普通Q进制{不含0，Q}中的{1}一进制加符号位获得；“全一进制”还可以从不含0称一进制{不含0，一Δ}中的“{1，1}一进制”加约束条件获得，约束条件为该进制数必须各位上符号均相同；此外，还有多种方法可以获得。
2.2全一码全一进制显然具有如下优缺点。优点①运算速度快。“传送”代替了“翻转”。②多重运算时，不需要二、二求和，只需要先“对冲”及后“划Q”即可得结果。这就大大加快了总体运算速度。③与{Q}转换方便。缺点①“字长”太长，位数多。(当取可变字长时，其平均字长仅为一半。)②荷载信息量较小。因此，根据全一进制的优缺点，扬长避短，以全一进制来编码{称Q}是合适的。以“全一进制”来编码，称为“全一编码”。“全一编码”中采用的“全一数”，称为“全一码”。由上述全一进制是带符号的可知，全一码也是带符号的。表五，显示出全一码一位，编码{二}数元的情况。由表五可见，全一码一位编码的{二}数，即为{二}数本身。表六，显示出以全一码九位，编码{十}数元的情况。由表六可见，全一码九位编码的{十}，字长称加至9倍。(当取可变字长时，其平均字长仅为5倍。)例如{十}23＝全一码＝≡。
一位全一码 {二}九位一码 {十}00 00 … 0 011 00 … 1 100 … 11 2表五 111111111 9表六对于称Q进制{称Q}，也可以全一码来编码。需要指出的是，这里全一码一位编码的{二Δ}数，即为{二Δ}数本身；这里{称三}数，则以五位全一码来编码。
2.3全一码的计算。
全一码的计算非常简单。以二数加法为例，仅为二数中1的不重复排列，称为“排1”。如11+111＝11111。特别是，在{称Q}数字工程中，仅仅只需先“对冲”后“划Q”就能获得{称Q}数运算结果。当最终结果需要输出时，才将以全一码编码的{称Q}数转换成{十}数输出。
2.4全一码的应用。
全一码主要应用于对{Q}及{称Q}数进行编码。特别是，①采用全一码九位编码{十}数，可以实现普通十进制{十}、全一码、进位行处理器。
②采用全一码编码{称Q}数，可以实现称Q进制{称Q}、全一码、进位行处理器。
第四部分称三进制{称三}、进位行电子计算机(一)该电子计算机的运算采用《称进方法CJF》。即，称三进制{称三}的《称进方法CJF》。
(二)称三进制{称三}、进位行电子计算机总逻辑框图，如图1所示。称三进制{称三}、进位行电子计算机中，运算器的输入需要将{十}数转换为{称三}数。在运算器的输出，一般中间过程不必要将{称三}数转换为{十}数。只有在需要输出最终结果时，才将{称三}数转换为{十}数(实质是仅将纯{称三}数转换为{十}数)。这时，本发明的计算机在“运算”的输出界面上，只需加上{称三}到{十}的转换逻辑即可。原则上，本发明处理器相应的计算机，其外存及输入输出端，与现有{Q}电子计算机完全一样(包括程序在内)。
(三)称三进制{称三}、进位行电子计算机系统中，采用“多重运算器”。例如，采用“八重运算器”。所谓“八重运算器”，即将8个数放入8个寄存器中，一次性完成加减运算。设多重数为K，则K＝2n可能较合适(n为正整数)。故K＝2、4、8、…。其中，较实用的可能是K＝8、16、256、1024、4096等。同时，乘法本质上原来就是连续加法，除法本质上原来就是连续减法。因此，在乘除中，本发明的计算机亦可运用多重加减来处理。
(四)称三进制{称三}、进位行电子计算机采用“对冲”及“划Q”逻辑。所谓“对冲”，即两相反数相加，其和为零。所谓某位上的“划Q”，即Q进制的两数相加时，其某位上按位加和为零，但产生进位(其符号与两数符号一致)。“对冲”及“划Q”逻辑线路在技术上是简单成熟的。见图4和图5。
特别是，在{称三}、进位行电子计算机中，仅仅只需先“对冲”、后“划Q”，就能获得运算结果。当最终结果需要输出时，才将{称三}数转换成{十}数输出。
(五)小结一、称三进制{称三}、进位行电子计算机是称三进制{称三}的电子计算机，是《称进方法CJF》电子计算机。
二、本发明的称三进制{称三}、进位行电子计算机使现代以及未来基于其他原理上的各种电子计算机运算速度大大提高。以八重运算器为例，粗略地估算将使运算速度提高五倍以上。也就是说，原20万次/s的提高到100万次/s左右；原20亿次/s的提高到100亿次/s左右。当K增大时，则运算速度还将进一步提高。
附参考文献目录《1》自然辨证法 恩格斯 中共中央马克思、恩格斯、列宁、斯大林著作编译局译——人民出版社71年8月第一版《2》发展我国的数学科学—在中国数学会数学教育与科研座谈会上的讲话 钱学森(1989年8月18日)——《数学进展》1990年4月VoL19，NO.2《3》101三进位制 陈其翔——《数学通报》1958年3月NO.权利要求
1.一种称Q进制、进位行数字工程方法，包括以下步骤第1步，设K个普通Q进制数参予运算，K为≥2的正整数，Q为自然数；将这些数转换成称Q进制数；第2步，对K个数同时进行称Q进制的求和运算，从最低位开始或各位同时按位相加，即在某一位上，取K个数中的二个数按位相加，得到“按位和”为该位这二个数相加的和数，将此和数记入下一运算层，作为“部份和”数；同时所得“称Q进位”，则存放到下一运算层的任一进位行中与该位相邻的高位处；第3步，在该位上取K个数中的另二个数，进行第2步的运算，如此反复，直至K个数均取完为止；当K个数中仅剩下一个数时，则直接移至下一运算层的同一位上作为“部份和”数；第4步，在上述某位的相邻高位上，重复第2步及第3步的运算，直至K个运算数的每一位都已全部操作；当K个数的各位同时进行第2步及第3步运算时，则本步可跳越过去；第5步，在下一个运算层中，将上述“按位和”数与进位行中的“进位数”进行前述第2步、第3步、第4步求和运算；第6步，重复第2步至第5步的运算，直至不产生“称Q进位”为止，则最后一次“按位加”所得和数，即为所求称Q进制加法运算结果。
2.如权利要求1的称Q进制、进位行数字工程方法，其特征在于在某一位上，对K个数中的二个数进行求和运算时，如果其中两个运算数的该位为相反数，则该位和为零，然后将该两个运算数的某位均以逻辑方式置“0”，不再参加以后的运算，这称为“对冲”；如果在某一位上，对K个数中的二个数进行求和运算时，其中两个运算数的按位加和为零，但产生进位，则将其进位放入任一进位行中的相邻高位，然后将该两个运算数的某位均以逻辑方式置“0”，不再参加以后的运算，这称为“划Q”；或者，不采用“对冲”及“划Q”。
3.如权利要求1-2任一个的称Q进制、进位行数字工程方法，其特征在于称Q进制数可以不编码；或以普通二进制数编码；或以正负码等来编码；或以全一码来编码，即将各个称Q进制数的每一位数S，都以|S|个1从最低位顺序至高位排列来对应，其余高位均为0，总位数则为Q/2位；同时，将称Q进制数中该位的数符，即表示该位的数为正或负，作为相应全一码中每一位上的数符。
4.一种称Q进制、进位行处理器，包括输入逻辑(101)，K重运算器(202)，输出转换逻辑(108)及控制器(201)组成；其中，K重运算器(202)及控制器(201)组成称Q运算控制逻辑(107)；称Q进制数输入经全一码编码移位寄存器输入逻辑(101)至K重运算器(202)；K重运算器(202)中，称Q进制数经K重运算获得称Q进制数的结果，经由编码器输出转换逻辑(108)以称Q进制数、或普通Q进制数、或普通十进制数通过输出逻辑(104)输出，控制器(201)协调控制整个运算控制器的逻辑；其中，为K个寄存器中的每个寄存器以及累加器的每一位分配一个符号位，该符号位为普通二态触发器；K个寄存器存放输入的K个称Q数；在运算过程中，两个输入寄存器的某位数，经累加器累加得到该位的和与高位进位，此“部份和”数送至其中一个输入寄存器中，替换原存数；此进位送至其中另一个寄存器的相邻高位，替换原存数；当下一个运算指令到达时，将进位数与“按位和”数送入累加器再进行相加；如此重复，最后再经累加器获得所求和数。上述“K重运算器”当K值较大时，可以进行分级放大。
5.如权利要求4的称Q进制、进位行处理器，进一步包含对冲网(312)和划Q网(313)与寄存器网(311)中，各个寄存器二二相连组成；或者，不采用对冲网(312)和划Q网(313)；当采用“对冲”及“划Q”时，由控制器或程序发出的指令，先对某位上运算数的各个数实施“对冲”及“划Q”运算，然后进行累加运算，其中累加器(304)为每一位带有一个符号位的普通累加器；当采用全一码编码时，K重运算器(202)中的累加器(304)可以省略；
6.如权利要求5的称Q进制、进位行处理器，其中的对冲网(312)由一个对冲逻辑(305)巡检；或由K(2K-1)个对冲逻辑(305、306、……、307)与寄存器网(311)中各个寄存器二二相连组成；或由分组、分级的对冲逻辑组成；其中的划Q网(313)由一个划Q逻辑(308)巡检；或由K(2K-1)个划Q逻辑(308、309、…、310)与寄存器网(311)中各个寄存器二二相连组成；或由分组、分级的划Q逻辑组成；
7.如权利要求6的称Q进制、进位行处理器，其中的对冲逻辑由A寄存器的第i位(401)，B寄存器的第i位(402)，同逻辑(403)，异逻辑(404)及与门(405)组成；其中A寄存器的第i位(401)，其前附有符号位，为普通二态触发器；其Ai的“1”端连接同逻辑(403)的输入、Ai符的“1”端连接异逻辑(404)输入；B寄存器的第i位(402)，其前附有符号位，为普通二态触发器；其Bi的“1”端连接同逻辑(403)的输入，Bi符的“1”端连接异逻辑(404)的输入；同逻辑(403)的输出连接与门(405)输入；异逻辑(404)的输出连接与门(405)输入；与门(405)的输出连接A寄存器的第i位(401)的置“0”端及B寄存器第i位(402)的置“0”端；其中的划Q逻辑由A寄存器的第i位(501)，B寄存器的第i位(502)，Q值判定逻辑(503)，同逻辑(504)及与门(505)组成；A寄存器的第i位(501)，其前附有符号位，为普通二态触发器；其Ai的“1”端连接Q值判定逻辑(503)的输入，Ai符的“1”端连接同逻辑(504)的输入；B寄存器的第i位(502)，其前附有符号位，为普通二态触发器；其Bi的“1”端连接Q值判定逻辑(503)的输入；Bi符的“1”端连接同逻辑(504)的输入；Q值判定逻辑(503)的输出连接与门(505)的输入；同逻辑504的输出连接与门(505)输入；与门(505)输出进位(同符号)送至K重运算器中任一进位行寄存器的相邻高位置“1”端，同时连接A寄存器的第i位(501)置“0”端及B寄存器第i位(502)的置“0”端。
8.如权利要求4的称Q进制、进位行处理器，其中所述运算数用全一码编码来表示；或者，以普通二进制数8421码等来编码；或者，不编码。当采用全一码编码时，K重运算器(202)中的累加器(304)可以省略；
9.如权利要求4的称Q进制、进位行处理器，其中所述运算数是称Q进制数，Q为＞1的正奇数；或者是普通对称Q进制数，Q为＞1的整数；或者是混数数制数。
10.如权利要求4的称Q进制、进位行处理器，其中所采用的元器件为二值元器件；或者三值元器件；或者三值以上元器件。
全文摘要
本发明涉及数字工程方法和处理器领域，提出又一种新的数字工程方法，显著提高运算速度，而且大大降低笔算的出错率。本发明采用“称Q进制”“进位行方法”将参与运算的K个普通Q进制数转换成称Q进制数。然后对K个数一起进行称Q进制的求和。从最低位开始或各位同时“按位加”，和数记入下一运算层，同时所得“称Q进位”，则存放到下一运算层的任一进位行中与该位相邻的高位处。经过如此反复运算，直至不产生“称Q进位”为止。则最后一次“按位加”所得和数，即为所求称Q进制加法结果。本发明同时提供了数字工程领域的称Q进制、进位行处理器。
文档编号G06F7/49GK1619487SQ200410094539
公开日2005年5月25日 申请日期2004年11月8日 优先权日2004年11月8日
发明者李志中, 徐菊园 申请人:李志中