专利名称：微型计算机的制作方法
技术领域：
本发明涉及具有微处理器和程序存储器的微型计算机，尤其涉及可保持由多个用户安装不同程序时的用户间的安全性的微型计算机。
背景技术：
近年来，制造微型计算机出厂时，预先在存储器中安装多个程序来提供的情况很多。这种情况下，由于预先安装的程序由多个不同的软件销售商持有著作权，所以在经多个程序用户的手依次安装微型计算机时，能否确保程序的安全性成为问题。
特开平7-200413号公报公开了一种微型计算机，是可在外部增设程序存储器的微型计算机，构成为在取得命令的地址不存在于内置地址空间的情况下，禁止从内置地址中读出。
特开平8-272625号公报公开了一种在各程序上设置设定禁止来自其他程序的访问的禁止区域和允许来自其他程序的访问的允许区域的至少一个的设置单元的多程序执行控制装置和方法。
特开2000-181898号公报公开了一种微型计算机，具有包括可编程的第一区域和指定能否向该第一区域编程的第二区域的闪速存储器；和当有来自外部的编程请求时，参照闪速存储器的第二区域，判断能否执行第一区域的程序的微处理器。
特开2002-7214号公报中公开了以中断信号的产生为契机，通过CPU进行起动，具有在由软件进行的访问不正当时，禁止非易失性存储装置的改写的改写控制单元的信息处理装置。
这些文献、特开平7-200413号公报、特开平8-272625号公报、特开2000-181898号公报、特开2002-7214号公报都公开了带程序安全性功能的微型计算机，但是任何之一都设置了对执行访问用的命令列，判断其命令列的保存位置是否为特定的存储区域的判断单元，使用该判断单元来判断能否从命令执行时的存储器中执行数据的读出。
即，图13所示的现有微型计算机1包括存储预定程序的存储器2、根据预定命令列的输入执行预定的运算处理的中央处理装置(下面，CPU-CentralProcessing Unit)3、经命令总线向CPU1供给调试支持单元(下面，DSU-DebugSupport Unit)命令的DSU命令保持部4、在CPU3内处理的判断比特5a和命令列5b，管理存储器2中存储的程序地址的地址解码器6、根据来自CPU3的读出允许信号控制来自存储器的程序读出的读出控制部7。
微型计算机1进一步包括控制从系统外部的存储器向内部存储器直接访问的直接存储器访问(下面，DMA-Direct Memory Access)控制部8和使与芯片外部的访问成为可能的芯片外部接口9。
现有的微型计算机1中，对经命令总线向CPU3供给的访问执行用的命令列5b添加判断命令列的存储位置在存储器2的哪个存储区域的判断比特5a。通过添加作为该命令列存储位置的判断单元的判断比特5a，可以保护计算机系统的内部存储器中存储的程序和数据，实现了一次程序安全性能。
但是，现有的微型计算机中，仅在存储器内设置一个存储程序的存储区域。另外，还仅设置一个作为命令列存储位置的判断单元的判断比特。因此，即使在多个程序提供者对一个存储器安装多个各自程序的情况下，也仅使用一个判断比特，访问一个存储区域而将程序安装到内部存储器中。
因此，若判断比特一致且允许访问存储器时，读出其他程序提供者存储的程序成为可能，有在确保对计算机系统中的内部存储器的基本程序安全性功能的同时，不能担保对已经安装的特定程序的程序安全性功能的问题。
即，近年来，由存储器容量的增加和高性能化产生的多功能化发展，另一方面，因产品的周期快，开发周期的缩短变得非常重要。因此，当在很短的开发周期中装载了多个高度核心技术时，必须将各个核心技术委托给各种专门技术者的情况增加。这种情况下，虽然必须将各个软件依次编程到存储器中，但是为了保持软件彼此间的保密性，在如现有技术那样，为仅具有一个判断比特的微型计算机的情况下，具有仅存在使用多个微型计算机通过彼此间的通信控制访问或使用操作系统(OS-Operating System)的方法的问题。
这种情况下，虽然将各个软件依次编程(或安装)到存储器中，但是在仅使用一个判断比特的情况下，接收了前一销售者安装了特定程序的存储器的下一销售者在通过同一判断比特允许访问而安装不同的程序时，存在由不同的程序销售者读出已经存储的程序的内容的问题。
因此，为了保持软件的保密性，使用多个多行仅有一个判断比特的微型计算机，通过彼此的通信控制访问或使用操作系统(OS-Operating System)为通常的方法。
发明内容
因此，要求即使不同存储者将不同的多个程序安装到存储器中的情况下，也可确保程序间的安全性的微型计算机。
基本结构的微型计算机包括存储预定的程序的存储器；根据预定的命令读出所述存储器中存储的程序来处理预定的运算的CPU；控制从所述存储器中读出所述程序的读出控制部，包括多个存储区域，在所述存储器中设置的分别具有判断标志；判断单元，使用不同的所述判断标志判断存储区域；读出控制单元，根据所述判断单元的判断结果，禁止从存储了其他程序的存储区域中的读出。
图1是表示第一实施形态的微型计算机的结构框图；图2是表示第二实施形态的微型计算机的结构框图；图3是表示第三实施形态的微型计算机的结构框图；图4是表示第四实施形态的微型计算机的结构框图；图5是表示第五实施形态的微型计算机的结构框图；图6是表示第五实施形态的微型计算机的动作的定时图；图7是表示第五实施形态的微型计算机的动作的定时图；图8是表示第五实施形态的微型计算机的动作的流程图；
图9是表示第六实施形态的微型计算机的结构框图；图10是表示第七实施形态的微型计算机的结构框图；图11是表示第八实施形态的微型计算机的结构框图；图12是表示第九实施形态的微型计算机的结构框图；图13是表示现有的微型计算机的结构框图。
具体实施例方式
下面，参照附图，详细说明根据微型计算机的实施形态。
第一实施形态首先，使用图1，说明表示基本概念的第一实施形态的微型计算机。
图1中，第一实施形态的微型计算机11包括对多个存储区域的每一个分别存储预定的程序的内部存储器12、根据预定的命令读出内部存储器12中存储的程序后处理预定的运算的CPU13、通过接收了命令时的地址允许向存储器12的地址空间的访问的地址解码器16、允许了向存储器12的访问时，控制从存储器12中读出程序的读出控制部17，并且作为整体芯片化。
具有这种基本结构的微型计算机11中，包括在内部存储器12中设置的对每个程序存储分别具有对每个程序不同的识别标志(例如，地址等)21a，21b，...21n的多个程序22a，22b...22n的多个存储区域12a，12b，...12n、使用对每个程序22a，22b...22n不同的判断标志21a，21b...21n，判断存储了各个程序22a，22b...22n的存储区域12a，12b，...12n的判断单元23、控制程序的读出的控制单元24，使得仅在判断为对应于各个判断标志21a，21b...21n的程序时，允许向存储了该程序的存储区域的访问，同时，通过某一程序例如22a用的判断标志21a，禁止向存储了其他程序例如22b～22n的存储区域12b～12n的访问。
作为微型计算机11的其他结构，与现有的微型计算机1相同，包括对所输入的命令执行各种处理的CPU13、在CPU13内处理的判断比特15a和命令列15b、管理存储器12内的存储区域12a～12n中存储的程序22a～22n的地址的地址解码器16和根据来自CPU13的读出允许信号，控制从存储器12中读出程序的读出控制部17。
微型计算机11进一步包括控制从系统外部的存储器向内部的存储器直接访问的DMA控制部18、使与芯片外部的访问成为可能的芯片外部接口19、传送微型计算机11内的命令的命令总线20、中介内部存储器12和CPU13之间的数据发送接收的数据总线25。另外，虽然将读出控制单元24设置在读出控制部17上，但是判断单元23如图1的虚线所示，也可设置在CPU13上，也可设置在地址解码器16、读出控制部17、DMA控制部18的其中之一上。
第二实施形态接着，参照图2，说明第二实施形态的微型计算机。图2中，赋予与图1相同符号的结构要素表示与第一实施形态的微型计算机的结构要素相同或相当的结构要素。图2中，虽然没有明确表示，但是在CPU13内设置评价判断比特1～n的地址一致后，向读出控制部17的读出控制单元24输出读出允许信号1～n的判断单元23。
在存储用存储区域12a～12n中存储各自的判断标志和程序。将通过地址解码器16送出的选择信号1～选择信号n输入到存储器12中，同时，还输入到CPU13中，在来自DSP命令保持部14的命令中添加的判断比特1到判断比特n之间进行判断，若判断单元23判断为从选择信号1与判断比特1一致直到选择信号n与判断比特n一致，则允许向各自存储区域12a到12n的其中之一的访问。对于判断单元23没有检测出一致的情况，不允许进行访问。
由此，存储区域12a～12n中分别存储的程序22a～22n经读出控制部17，读出到CPU13或DMA控制部18和芯片外部接口19等中。该第二实施形态的微型计算机11具有在CPU13内设置判断单元23的结构。下面，说明示意动作。
从CPU13连接到存储器12的地址线26还连接到地址解码器16。地址解码器16将选择信号1～n输出到存储器12的存储区域12a～12n中，同时，还将同一选择信号1～n输出到CPU13的判断单元23中。若判断单元23判断为判断比特与选择信号一致，则将读出允许信号1～n输出到读出控制部17中，并经数据总线A1～An读出数据，接着，经数据总线B，将读出的数据供给CPU13、DMA控制部18、芯片外部接口19的其中之一。
上面，以动作为中心，说明了第二实施形态的微型计算机的结构。该第二实施形态作为在CPU13内设置了判断单元23进行说明，但是如第一实施形态中所说明的，也可将判断单元23设置在地址解码器16内，进一步，也可设置在读出控制部17中，DMA控制部18中。另外，本发明并不限于上述实施形态，可以进行各种变形。
第三实施形态接着，使用图3说明使用地址来作为判断标志的情况下的作为最单纯结构的第三实施形态的微型计算机。图3所示的第三实施形态的微型计算机与图2所示的第二实施形态的微型计算机相比较，为不需要设置DSU命令保持部14、DMA控制部18、芯片外部接口19，CPU13内的判断单元判断命令地址15a与数据地址27的结构。
说明第三实施形态的微型计算机的动作。在CPU13内设置了预定的命令时，根据该命令是否为执行单纯处理的命令或向存储器12的程序存储用的存储区域12a～12n访问的命令，动作不同。在为执行单纯处理的命令的情况下，执行原样处理。在为向存储区域的访问命令的情况下，由于为程序读出命令，所以判断访问的存储区域是否为预定的存储区域。
这时，通过CPU13内的判断单元23，判断存储了命令列15b的命令地址15a和该命令列15b的读出目的地的数据地址27是否为来自同一区域的读出。在CPU13内的判断单元27判断命令列15b为是来自同一区域的读出的情况下，向读出控制部17输出读出允许信号1～n，并经数据总线25读出数据。
该第三实施形态的微型计算机中，虽然说明了在CPU13内设置判断单元23的情况，但是如图1所示的第一实施形态所说明的，也可在读出控制部17内进行设置，也可以设置在存储器12的内部。
第四实施形态接着，说明第四实施形态的微型计算机。第四实施形态的微型计算机表示将第三实施形态的微型计算机的数据总线25和地址线26分为命令列用的命令地址线28/命令总线20和数据用的数据地址线26/数据总线25的情况下的构成例。
与第三实施形态相同，通过CPU13内的判断单元23，判断存储了命令列15b的命令地址15a和该命令列15b的读出目的地的数据地址是否为来自同一区域的读出。在判断是来自同一区域的读出的情况下，向读出控制部17输出读出允许信号1～n，并经数据总线25读出数据。
该第四实施形态的微型计算机中，虽然说明了在CPU13内设置判断单元23的情况，但是如图1所示的第一实施形态所说明的，也可在读出控制部17内进行设置，也可以设置在存储器12的内部。
第五实施形态第五实施形态的微型计算机为对图4所述的第四实施形态的微型计算机的存储器12、CPU13、读出控制部17的结构追加了DSU命令保持部、地址解码器、DMA控制部、芯片外部接口的结构。
第五实施形态的微型计算机具体的，如图5所示，包括保持对命令总线20的DSU(调试支持单元)命令的DSU命令保持部14、根据通过读出控制部17经数据总线B25供给的读出控制信号将地址控制信号输出到数据地址线26中的DMA控制部18、根据来自地址解码器16和读出控制部17的信号使与芯片外部的访问可能的芯片外部接口19。
参照图6到图8说明图5所示的第五实施形态的微型计算机的动作。图6和图7表示第五实施形态的微型计算机的定时图，图8表示说明图5的硬件结构的动作用的流程图。图6和图7表示通过DSU命令保持部14经命令总线20向CPU13发送的命令为作为编程到某一块1的地址上的某一块2的地址的数据读出命令的命令码1的情况下的动作，图6表示读出允许信号2为禁止读出的情况，图7表示读出允许信号2为允许读出的情况。
图6中，内部时钟是系统固有的时钟信号，根据该时钟信号进行系统内的处理。经命令地址线28输入到CPU13的命令地址15a是块1(例如，存储区域1)，经命令总线20输入的命令列15b是命令码1。通过命令码1的读出命令，控制为数据地址27为块2(例如存储区域n)时，若向存储了命令的内容的数据进行访问，则图6所示的命令总线在命令地址与数据地址不一致时，禁止读出。
因此，在数据地址27为块2时，读出允许信号2在预定的定时中下降，而禁止读出，在数据总线25上设置的读出控制部17送出例如虚拟数据，而不能将存储的程序读出到CPU13内。
与此相对，在图7所示的定时图的情况下，指示读出的命令列不是例如向程序存储区域的访问，例如，仅仅为执行单纯的命令时，这时，即使命令地址为块1且数据地址为块2，读出允许信号2也不会为了禁止读出而下降。因此，向数据总线25输出数据。
参照图8的流程图说明基于在这种定时下动作的图5的微型计算机的硬件的动作。图8的步骤ST1中，CPU13例如经命令总线20取得从例如存储器等中读出的命令。步骤ST2中，通过命令列15b中含有的命令码等判断命令的内容是否是存储器读出命令，在判断为不是存储器读出命令时，在步骤ST3中，执行命令。这时，在图7所示的定时图中，由于读出允许信号2不变化，所以即使命令地址和数据地址不一致，也不禁止读出。
步骤ST2中在判断为所取得的命令是存储器读出命令的情况下，在步骤ST4中，判断存储了读出对象的存储器区域是否相同。具体的，判断命令地址15a和数据地址27是否相同。在图6所示的定时图的例子中表示，由于命令地址中块BLK1产生，数据地址中块BLK2产生，所以与命令为命令地址15a读出例如在存储用存储区域12a中存储的程序相对，所判断的数据地址27读出例如在存储用存储区域12b中存储的数据。因此，步骤ST4进入到ST5，因图6的命令地址和数据地址BLK1和BLK2不一致而将读出允许信号2仍设为禁止读出，在步骤ST6中控制读出，在步骤ST8中输出例如虚拟数据。
这时，如图7所示的定时图所示，数据地址中块BLK1产生时，判断单元23判断为命令地址15a与数据地址27在BLK1中一致，所以在图8的步骤ST7中将读出允许信号设为允许。在步骤ST8的命令执行中，执行读出正规的数据的命令。
上述第五实施形态的微型计算机虽然说明了在CPU13内设置判断命令地址15a和其命令列15b的读出目的地的数据地址27是否是来自同一区域的读出的判断单元23，但是并不限于在CPU13内设置判断单元23的构成，也可设置在地址解码器16内、读出控制部17内或DMA控制部18内。下面，在这些结构中，作为图9到图12所示的框图所示的第六到第九实施形态的微型计算机进行说明。
第六实施形态图9所示的第六实施形态的微型计算机具有在地址解码器16上设置判断单元23的结构。在CPU13内取得包含命令地址15a和命令列15b的命令，将该取得的命令的命令地址15a和命令的读出目的地的数据地址27经命令地址线28和数据地址线26送到存储器12中。
在地址解码器16上设置的判断单元23判断两个地址线18、26的地址，在命令的读出对象为存储在同一存储区域内的数据的情况下，将读出允许信号1～n设为允许，同时，在存储在不同的存储区域的数据的情况下，将读出允许信号1～n的其中之一设为禁止。将读出允许信号1～n输出到读出控制部17中，并经数据总线25或允许或禁止从存储器12向CPU13送出的存储数据的读出。
由于使用图6～图8说明了该存储器存储数据的读出的允许和禁止的具体动作，所以省略重复说明。
第七实施形态图10所示的第七实施形态的微型计算机也具有在地址解码器16中设置判断单元23的结构。该结构与图9所示的第六实施形态不同，为读出控制部17与判断单元23一起设置在地址解码器16内的结构。
该第七实施形态的微型计算机通过判断单元23的命令地址15a和数据地址27的判断，将读出允许信号1～n输出到读出控制部17中，读出控制部17根据所接收的读出允许信号1～n，对存储器12输出选择信号1～n。因此，在将判断单元23的判断结果作为选择信号1～n对存储器发送的方面，与其他实施形态不同。
第八实施形态图11所示的第八实施形态的微型计算机具有在读出控制部17中设置判断单元23的结构。在CPU13内取得包括命令地址15a和命令列15b的命令，将与该取得的命令有关的命令地址15a和命令读出目的地的数据地址27经命令地址线28和数据地址线26送到存储器12。
在读出控制部17中设置的判断单元23判断两个地址线18、26的地址，在命令的读出对象为存储在同一存储区域内的数据的情况下，将读出允许信号1～n设为允许，同时，在为存储在不同存储区域内的数据的情况下，将读出允许信号1～n的其中之一设为禁止。将读出允许信号1～n输出到读出控制部17内设置的读出控制单元24中，并经数据总线25或允许或禁止从存储器12向CPU13送出的存储数据的读出。
由于使用图6到图8说明了该存储器存储数据的读出的允许和禁止的具体动作，所以省略重复说明。
第九实施形态图12所示的第九实施形态的微型计算机具有在DMA控制部18中设置判断单元23的结构。在CPU13内取得包含命令地址15a和命令列15b的命令，并将与该取得的命令有关的命令地址15a和命令的读出目的地的数据地址27经命令地址线28和数据地址线26送到存储器12中。
在DMA控制部17中设置的判断单元23判断两个地址线18、26的地址，在命令的读出对象为在同一存储区域中存储的数据的情况下，将读出允许信号1～n设为允许，同时，在为在不同的存储区域中存储的数据的情况下，将读出允许信号1～n的其中之一设为禁止。将读出允许信号1～n输出到读出控制部17中，并经数据总线25或允许或禁止从存储器12向CPU13送出的存储数据的读出。
由于使用图6到图8说明了该存储器存储数据的读出的允许和禁止的具体动作，所以省略重复说明。
根据上述实施形态的微型计算机，将内部存储器分割为每个程序的存储区域，设置通过判断标志(例如，地址等)来判断各程序的判断单元，所以可以提供即使在不同的存储者将不同的多个程序安装在存储器中的情况下，也可以确保程序间的安全性的微型计算机。
权利要求
1.一种微型计算机，包括存储预定的程序的存储器；根据预定的命令读出所述存储器中存储的程序来处理预定的运算的CPU；以及控制从所述存储器中读出所述程序的读出控制部，其特征在于，包括多个存储区域，为在所述存储器内分割设置的多个部分，分别具有每个部分不同的判断标志；判断单元，使用不同的所述判断标志判断存储区域；读出控制单元，根据所述判断单元的判断结果，禁止从存储了其他程序的存储区域中的读出。
2.根据权利要求1所述的微型计算机，其特征在于，所述CPU中的作为所述预定运算基础的所述预定命令，包括作为所述判断标志的命令地址和命令列；所述判断单元，判断作为从所述CPU向所述存储器送出的所述命令列的读出目的地的数据地址和所述命令地址；所述读出控制单元，根据所述判断单元的判断结果，在为从同一存储区域的读出的情况下，允许所述程序的读出，在为从不同的存储区域的读出的情况下，设为不同的程序的读出，而禁止其他程序的读出。
3.根据权利要求2所述的微型计算机，其特征在于，在所述CPU内的所述数据地址和所述存储器之间设置地址线，在所述CPU内设置所述判断单元，将所述读出控制单元设置在所述存储器和所述CPU之间经数据总线连接的读出控制部内，从所述判断单元进行所述读出，对所述读出控制部输出与多个所述存储区域相同数目的多个读出允许信号。
4.根据权利要求2所述的微型计算机，其特征在于，在所述CPU的所述命令地址和所述存储器之间设置命令地址线，在所述CPU的所述命令列和所述存储器之间设置命令总线，在所述CPU内的所述数据地址和所述存储器之间设置数据地址线。
5.根据权利要求4所述的微型计算机，其特征在于，将所述判断单元设置在所述CPU内，将所述读出控制单元设置在所述存储器和所述CPU之间经数据总线连接的读出控制部内，从所述判断单元进行所述读出，对所述读出控制部输出与多个所述存储区域相同数目的多个读出允许信号。
6.根据权利要求4所述的微型计算机，其特征在于，将所述判断单元和所述读出控制单元设置在所述存储器和所述CPU之间经数据总线连接的读出控制部内，向所述读出控制部内的所述读出控制单元经所述命令地址线供给所述命令地址，同时，经所述数据地址线供给所述数据地址，根据所述读出控制单元供给的所述命令地址和所述数据地址生成多个所述读出允许信号，并在允许同一程序的读出的同时，禁止其他程序的读出。
7.根据权利要求4所述的微型计算机，其特征在于，进一步具有通过接收了所述命令时的地址允许向所述存储器的地址空间的访问的地址解码器，将所述判断单元设置在所述地址解码器内，同时，将所述读出控制单元设置在所述读出控制部内，向所述地址解码器内的所述判断单元经所述命令地址线供给所述命令地址，且经所述数据地址线供给所述数据地址。
8.根据权利要求4所述的微型计算机，其特征在于，进一步具有直接控制内部存储器和外部存储器间的访问的直接存储器访问控制器，将所述判断单元设置在所述直接存储器访问控制器中，同时，将所述读出控制单元设置在所述读出控制部中。
9.根据权利要求1所述的微型计算机，其特征在于，进一步包括通过接收了所述命令时的地址允许向所述存储器的地址空间的访问的地址解码器和允许了向所述存储器的访问时，控制从所述存储器的所述程序的读出的读出控制部；所述多个存储区域在所述存储器中设置、对每个程序存储分别具有对每个程序不同的判断标志的多个程序；所述判断单元使用对每个程序不同的所述判断符号判断存储了各个程序的存储区域，读出控制单元控制程序的读出，使得仅在判断为所述判断符号为对应的程序时，允许向存储了该程序的存储区域的访问，同时，通过某一程序用的判断符号，禁止向存储了其他程序的存储区域的访问。
10.根据权利要求9所述的微型计算机，其特征在于，将所述判断单元设置在所述CPU内，同时将所述读出控制单元设置在所述读出控制部中。
11.根据权利要求9所述的微型计算机，其特征在于，将所述判断单元设置在所述地址解码器内，同时将所述读出控制单元设置在所述读出控制部中。
12.根据权利要求9所述的微型计算机，其特征在于，将所述判断单元和所述读出控制单元设置在所述读出控制部中。
13.根据权利要求9所述的微型计算机，其特征在于，进一步具有直接控制内部存储器和外部存储器间的访问的直接存储器访问控制器，将所述判断单元设置在所述直接存储器访问控制器中，同时，将所述读出控制单元设置在所述读出控制部中。
14.一种微型计算机，包括存储预定的程序的存储器；根据预定的命令读出所述存储器中存储的程序来处理预定的运算的CPU；通过接收了所述命令时的地址，允许向所述存储器的地址空间的访问的地址解码器；以及允许了向所述存储器的访问时，控制从所述存储器中读出所述程序的读出控制部，其特征在于，包括多个存储区域，在所述存储器中设置，对每个程序存储分别具有对每个程序不同的识别标志的多个程序；判断单元，使用对每个程序不同的所述判断符号，判断存储了各个程序的存储区域；读出控制单元，控制程序的读出，使得仅在判断为所述判断符号为对应的程序的情况下，允许向存储了该程序的存储区域的访问，同时，通过某一程序用的判断符号禁止向存储了其他程序的存储区域的访问。
15.根据权利要求14所述的微型计算机，其特征在于，将所述判断单元设置在所述CPU内的同时，将所述读出控制单元设置在所述读出控制部中。
16.根据权利要求14所述的微型计算机，其特征在于，将所述判断单元设置在所述地址解码器内的同时，将所述读出控制单元设置在所述读出控制部内。
17.根据权利要求15所述的微型计算机，其特征在于，将所述判断单元和所述读出控制单元设置在所述读出控制部中。
18.根据权利要求15所述的微型计算机，其特征在于，进一步具有直接控制内部存储器和外部存储器间的访问的直接存储器访问控制器，将所述判断单元设置在所述直接存储器访问控制器中，同时，将所述读出控制单元设置在所述读出控制部中。
全文摘要
一种微型计算机包括存储预定的程序的存储器；根据预定的命令读出存储器中存储的程序来处理预定的运算的CPU；控制从存储器中读出程序的读出控制部，包括多个存储区域，在存储器中设置的分别具有判断标志；判断单元，使用不同的判断标志判断存储区域；读出控制单元，根据判断单元的判断结果，禁止从存储了其他程序的存储区域中的读出。
文档编号G06F12/00GK1619512SQ20041010233
公开日2005年5月25日 申请日期2004年9月30日 优先权日2003年10月1日
发明者田中雅利, 松下洋介, 秋山和彦 申请人:株式会社东芝, 东芝开利株式会社