专利名称：存储电路的制作方法
技术领域：
本发明涉及一种存储电路，且装备有用于操作定时发生或过程补偿的复制存储单元。
背景技术：
对于宏存储器和静态随机存取存储器(SRAM)，例如用来临时保存诸如计算结果和存储器存取所需要的地址之类的数据的寄存器堆，控制其电源电压和衬底电压可以有效地减少功率消耗。当执行这种控制时，需要设置控制值。然而，常规上，如ISSCC2003文件6.4(图6.4.1)“带有对芯片级多处理器自适应和通用控制的自治非中立化低功率系统”中所图示的，通过使用设在宏存储器外部的保存电路(storage circuit)来设置这种控制值。
根据将要控制的对象以及状态的数目，来增加保存电路，如控制电源电压和衬底电压所需的触发器的数量。因此，在多个控制对象和多状态的情况下，会增加电路面积。
发明内容
有鉴于此，本发明的一个主要目的在于减少用于控制的单独需要的保存电路数量，从而减小电路面积。
为了解决上述问题，本发明的存储电路(memory circuit)安装在一个用于操作定时发生和过程补偿的复制存储单元。尽管该复制存储单元在正常工作过程中不能用作正常存储器，但根据使用目的，它能够存储各种信息。根据本发明，通过在复制存储单元内保存控制值并基于该控制值产生控制信号，来减少现有技术中单独需要的用于控制的保存电路。应该注意，根据本发明，与该复制存储单元对应的存储单元表述为“第二存储单元”。
本发明的存储电路，包括映射到可从处理器存取的地址空间的第一存储单元，不映射到所述地址空间，并且具有与所述第一存储单元相同结构的第二存储单元，以及用于执行与所述存储电路相关的控制功能的控制电路，其中所述第二存储单元的输出信号线连接到所述控制电路。
另外，进一步提供定时发生电路，优选地，所述控制电路执行与所述定时发生电路执行的存取定时控制不同的控制功能，并且所述定时发生电路通过参照从所述第二存储单元获取的值，产生对所述第一存储单元的存取定时。
根据本发明前面所述的结构，第一存储单元相当于与正常使用形式的存储单元，第二存储单元相当于复制存储单元。根据现有技术，第二存储单元用来将位线或者字线的负荷复制(拷贝/重构)到第一存储单元，并且不使用(参照)存储在第二存储单元中的信息。同时，根据本发明，第二存储单元的输出信号线连接到执行与存储电路相关的控制功能(例如处理器和存储电路的控制)的控制电路。因此，控制电路能够使用(参照)保存在第二存储单元内的值。结果是，不需要单独提供常规所需的诸如触发器之类的用于控制的保存电路，因此可以减少电路面积。
优选地，提供该第二存储单元用于补偿第一存储单元的特性波动。在前面提到的结构中，提供第二存储单元并不用于定时发生，而是用于过程补偿(process compensation)，并且也不需要定时发生电路。因此，通过将第二存储单元的输出信号线连接到控制电路，控制电路能够使用第二存储单元内保存的值。结果是，不需要单独提供常规所需的诸如触发器之类的用于控制的保存电路，因此可以减少电路面积。
另外，根据受控制对象和控制内容，控制电路能够采用如下各种形式。也就是，在第一方面，与处理器的控制相关的值被记录在第二存储单元内，控制电路通过参照第二存储单元内的该值来控制处理器。根据此方面，不再需要现有技术中处理器内部需要的用来控制处理器的保存电路，从而可减少电路面积。
在第二方面，与存储电路内部控制相关的值被记录在第二存储单元中，控制电路通过参照第二存储单元内的该值来执行存储电路的内部控制。根据此方面，不再需要现有技术中需要的用来控制存储电路的保存电路，从而可减少电路面积。并且，通过执行存储电路内部的控制，可减小处理器的负荷。
在第三方面，与存储电路的电源电压相关的值被记录在第二存储单元中，控制电路通过参照第二存储单元内的该值来控制存储电路的电源电压。根据此方面，通过控制电源电压，可进一步减小功率消耗，并进一步提高工作速度。
在第四方面，与存储电路的衬底电压相关的值被记录在第二存储单元中，控制电路通过参照第二存储单元内的该值来控制存储电路的衬底电压。根据此方面，通过控制衬底电压，可进一步减小功率消耗，并进一步提高工作速度。
在第五方面，与存储电路的工作频率相关的值被记录在第二存储单元中，控制电路通过参照第二存储单元内的该值来控制存储电路的工作频率。根据此方面，通过控制工作频率，可进一步减小功率消耗，并进一步提高工作速度。
在第六方面，与存储电路的端口存取控制相关的值被记录在第二存储单元中，控制电路通过参照第二存储单元内的该值来控制存储电路的端口存取。根据此方面，通过控制存储电路的端口存取，可进一步减小功率消耗，并进一步提高工作速度。此外，通过执行存储电路内部的控制，可减小处理器的负荷。
在第七方面，与存储电路的输入/输出信号的定时调整相关的值被记录在第二存储单元中，控制电路通过参照第二存储单元内的该值来执行存储电路的输入/输出信号的定时调整。根据此方面，通过执行存储电路的输入/输出信号的定时调整，可进一步优化存储电路的建立、保持和存取时间等。
在第八方面，与存储电路的内部信号的定时校正相关的值被记录在第二存储单元中，控制电路通过参照第二存储单元内的该值来控制存储电路内部信号的定时校正。根据此方面，通过执行存储电路内部信号的定时校正，能够进一步抑制电源电压的压降对工作速度的影响。
在第九方面，进一步提供一个用于抑制所述存储电路内部串扰的串扰抑制电路，与所述存储电路内的串扰抑制相关的值被记录在所述第二存储单元内，并且所述控制电路通过参照所述第二存储单元内的该值控制所述串扰抑制电路。根据此方面，通过控制存储电路的串扰抑制电路，可进一步减小功率消耗，并进一步提高了工作速度。另外，通过执行存储电路内部的控制，可减小处理器的负荷。
在第十方面，所述控制电路布置在所述存储电路内的靠近所述第二存储单元的空区域内。根据此方面，通过将控制电路布置在一个最初为空的区域中，可进一步减小电路面积。
在第十一方面，所述输出信号线由所述存储电路的位线组成。根据此方面，通过使用存储电路的位线，可进一步减小电路面积。
在第十二方面，所述输出信号线由不同于所述存储电路的位线的线组成。根据此方面，通过独立于位线提供输出信号线，不需要输出信号线的控制，因此可简化设计。
在第十三方面，所述处理器设置将要写入所述第二存储单元内的值。根据此方面，通过使用处理器设置前面所述的值，能够进一步减小存储电路的电路面积。此外，处理器可以设置任意值。
在第十四方面，进一步提供一个写入值设置电路，用于设置将要写入所述第二存储单元内的值。根据此方面，可以随意设置将要写入所述第二存储单元内的值，并且，可从多个控制状态中选取任意一个。
在第十五方面，所述写入值设置电路布置在所述存储电路内靠近所述第二存储单元的空区域内。根据此方面，通过将写入值设置电路布置在最初为空的区域中，可进一步减小电路面积。
在第十六方面，所述写入值设置电路基于所述存储电路的内部状态设置所述值。根据此方面，通过根据存储电路的状态产生前面所述的值，能够根据存储电路的工作设置该值，并且能使存储电路进行自校正控制。
在第十七方面，所述写入值设置电路基于所述存储电路的工作速度设置所述值。根据此方面，通过根据存储电路的工作速度设置写入值，能够根据存储电路的工作速度进行控制，并且能够降低功率消耗。
在第十八方面，所述写入值设置电路基于所述存储电路的内部电压设置前面所述的值。根据此方面，通过根据所述存储电路的内部电压设置写入值，能够根据存储电路的内部电压进行控制，并且可补偿电源电压的压降。
在第十九方面，所述写入值设置电路基于所述存储电路的信号线的串扰量设置所述值。根据此方面，通过根据所述存储电路的信号线的串扰量设置写入值，能够根据存储电路的信号线的串扰量进行控制，可抑制由于串扰抑制电路引发的工作速度的恶化，而能够减少串扰量。
根据本发明，通过将控制值保存在相当于复制存储单元的第二存储单元内，并且基于该控制值生成控制信号，可以减少现有技术中单独需要的用于控制的保存电路，从而可减少电路面积。另外，通过使用该控制值控制电源电压、衬底电压和工作速度，能够减少处理器和存储电路的功率消耗和提高工作速度。
本发明的存储电路在实现诸如SRAM和寄存器堆之类的宏存储器的功率消耗减少和高速工作等方面是有用的技术，同时可减少电路面积。
除了上述描述的本发明的目的，其它目的将通过理解下文将要描述的实施例而变得清楚，其中这些实施例由所附权利要求特别指出，并且本说明书中没有描述的各种优点由本领域技术人员通过执行本发明将会展示出来。
图1为根据本发明实施例1的存储电路的结构框图；
图2为根据本发明实施例1的第二存储单元的第一电路构成视图；图3为根据本发明实施例1的第二存储单元的第二电路构成视图；图4为根据本发明实施例2的存储电路的结构框图；图5为根据本发明实施例3的存储电路的结构框图；图6为根据本发明实施例4的存储电路的结构框图；图7为根据本发明实施例4的写入值设置电路的电路构成视图；和图8为根据本发明实施例4的写入值设置电路的电路构成视图。
具体实施例方式
下文中，将基于附图对本发明存储电路的实施例进行详细解释。
(实施例1)图1所示为根据本发明实施例1的存储电路的结构框图。该框图中示出作为保存保持电路的存储单元及其周边电路。在图1中，附图标记“10”表示第一存储单元，附图标记“11”表示第二存储单元，附图标记“12”表示定时发生电路，附图标记“13”表示控制电路。第一存储单元10是存储单元单体或者是映射到从处理器单元可存取的地址空间的阵列构形的存储单元。第二存储单元11不映射到地址空间，并且是存储单元单体或者是与第一存储单元10具有相同结构的阵列构形的存储单元。定时发生电路12参照第二存储单元11内的信息，为第一存储单元10的读/写产生存取定时。控制电路13具有与定时发生电路12不同功能的控制功能。第二存储单元11相对于一个复制存储单元。
当第二存储单元11用于定时产生的时候，其输出信号线与定时发生电路12相连，并且通过使用输出信号线的电压转变，产生对第一存储单元10的写操作定时或者读操作定时。另一方面，在惯用结构中，大多数第二存储单元11用于复制位线或者字线的负荷，并且并不使用存储在第二存储单元11内的存储部分中的信息。
图2和图3示出第二存储单元11的特定例子，该第二存储单元11是复制存储单元。例如，图2是关于字读取线的复制存储单元的例子，而图3是关于位读取线的复制存储单元的例子。不使用写入存储部分21的DATA线内的数据。注意，具有不同的写入部分20、存储部分21和读出部分22结构的复制存储单元也可用作第二存储单元11。WWL是一个字写入线，WBL是一个位写入线，RWL REP是一个复制字读取线，DATA是存储部分保持数据，NDATA是存储部分反向支持数据，RBL REP是一个复制位读取线。
在本实施例中，这种第二存储单元11将自身的输出信号线与控制电路13相连。控制电路13具有规定的控制功能，用来根据定时发生电路12分别控制处理器和存储电路。在本实施例中，通过将输出信号线与具有此功能的控制电路13相连，保存在第二存储单元11的存储部分21内的信息能够为控制电路13所用。例如，通过直接将图2和图3中所示的第二存储单元11的DATA线和NDATA线连接到控制电路13，或者对于多端口存储器，利用不使用的读取电路将第二存储单元11与控制电路13相连，使保存在第二存储单元11的存储部分21内的信息能够为控制电路13所用(参照)。
根据本实施例，不需要连接到控制电路13的诸如触发器之类的保存电路，从而可减小电路面积。
(实施例2)图4所示为根据本发明实施例2的存储电路的结构框图。与图1不同，第二存储单元11不用于定时发生，而是用于过程补偿。在这种存储电路中，不包括图1所示的定时发生电路12。常规地，第二存储单元11的输出信号线设置为悬置状态或固定状态，并且不使用第二存储单元11的存储部分(与图2的存储部分21相同)中保存的值。在本实施例中，通过将输出信号线与控制电路13相连，保存在前面提到的存储部分中的值能够为控制电路13所用(参照)。因此，不需要连接到控制电路13的诸如触发器之类的保存电路，从而可减小电路面积。
根据受控制对象和控制内容，控制电路13能够采用各种形式。下文将对控制电路13进行具体描述。这种结构中，控制电路13能够通过使用(参照)第二存储单元11内保存的值来控制处理器。在这种情形下，处理器中不需要提供连接到控制电路13的诸如触发器之类的保存电路，因而可减少处理器占用的面积。
在将与处理器的电源电压的控制相关的值记录在第二存储单元11之后，当控制电路13通过参照第二存储单元11内的该值控制处理器的电源电压时，可以通过降低电源电压来减小整个处理器的功率消耗。同时，通过增加电源电压，能够提高整个处理器的工作速度。
还有，在将与存储电路的电源电压的控制相关的值记录在第二存储单元11之后，当控制电路13通过参照第二存储单元11内的该值控制存储电路的电源电压时，可以通过降低电源电压来减小存储电路的功率消耗。同时，通过增加电源电压，能够提高存储电路的工作速度。
再者，在将与处理器的衬底电压的控制相关的值记录在第二存储单元11之后，当控制电路13通过参照第二存储单元11内的该值控制处理器的衬底电压时，可以通过向衬底施加后向偏压增加阈值电压来减小整个处理器的功率消耗。同时，通过向衬底施加前向偏压减小阈值电压来提高整个处理器的工作速度。
在将与存储电路的电源电压的控制相关的值记录在第二存储单元11中之后，当控制电路13通过参照第二存储单元11内的该值控制存储电路的电源电压时，可以向上面安装有该存储电路的衬底施加后向偏压来减小存储电路的功率消耗。同时，通过向衬底施加前向偏压来提高存储电路的工作速度。
在将与处理器工作频率的控制相关的值记录在第二存储单元11中之后，当控制电路13通过参照第二存储单元11内的该值控制处理器的工作频率时，可以通过降低工作频率来减小整个处理器的功率消耗。同时，通过增加工作频率，能够提高整个处理器的工作速度。
还有，当存储电路是多端口时，在将与存储电路的端口存取的控制相关的值记录在第二存储单元11之后，控制电路13通过参照第二存储单元11内的该值执行端口存取控制，可以停止对不必要操作的端口的存取，因此可以降低功率消耗。
再者，在将与存储电路的控制相关的值记录在第二存储单元11之后，控制电路13还能够通过参照第二存储单元11内的值控制存储电路。在此情形下，常规地，不需要从存储电路外部提供的控制信息，因此不需要诸如触发器之类的保存电路，因而可减少处理器占用的面积。另外，可以只对存储电路进行控制，也可以对存储电路进行优化控制。
另外，在将与存储电路的输入/输出信号的定时调整相关的值记录在第二存储单元11中之后，控制电路13还能够通过参照第二存储单元11内的该值调节存储电路的输入/输出信号的延迟。在此情形中，即使需要对处理器和存储电路之间的建立定时和保持定时的控制作严格控制，也能够降低这种要求(严格控制)，因此可以提高处理器的工作速度。
此外，在将与存储电路的输入/输出信号的定时调整相关的值记录在第二存储单元11之后，通过参照第二存储单元11内保存的该值，控制电路13还能够纠正存储电路内的信号延迟。在此情形中，能够减少存储电路中的定时关键路径，并减少由于电流的集中导致的电源电压的压降，因此可以提高存储电路的工作速度。
另外，当在存储电路内提供串扰抑制电路时，在将与存储电路内的串扰抑制相关的值记录在第二存储单元11之后，通过参照第二存储单元11内的该值，控制电路13能够控制存储电路中的串扰抑制电路的容量。在此情形中，当不需要串扰抑制电路时，通过降低前面所述的容量，可以提高存储电路的工作速度。可替换地，当串扰抑制电路的容量不足时，通过增加前面所述的容量，能够提高存储电路的工作上限电压。
(实施例3)图5所示为根据本发明实施例3的存储电路的结构框图。本图所示的存储电路包括第一存储单元10、第二存储单元(复制存储单元)11、地址解码器30、地址缓冲器31和IO电路32。当第二存储单元11用于过程补偿目的时，不需要与第二存储单元11对应的周边电路(例如解码器)。因此，如图5斜线标出的区域所示，在安装有存储电路的衬底的靠近第二存储单元11的区域产生了一个空区域33。通过将控制电路13布置在所述空区域33内能够实现电路面积的进一步减小。
在图1的结构中，当存储电路为多端口时，一个或者多个端口的读出部分用在连接第二存储单元11和定时发生电路12的信号线中。然而，其他端口的读出部分并不用于定时发生中。另外，在图4的结构中，并不使用读出部分本身。因此，通过将不使用的读出部分的位线用作为从第二存储单元11到控制电路13的信号线，而不需要增加新的信号线，由此可实现电路面积的进一步减小。
在图1的结构中，还可以单独从读出部分的位线增加连接第二存储单元11与控制电路13的信号线。例如，在图2和3的结构中，DATA线和NDATA线直接与控制电路13相连。在此情形下，电路面积由于增加的信号线数量而增加。然而，通过不使用现存端口的读出部分，能够独立于现存端口而对读出部分进行控制，并简化设计。这样可减少设计的人工时间。
另外，当将要写入第二存储单元11的值由处理器给出时，在存储电路中不需要提供用来设置写入值的写入值设置电路，可简化存储电路的设计。进一步，处理器可以向第二存储单元11的存储部分给出任意值，因此，与向第二存储单元11的存储部分给出固定值的情况相比，能够极大地增加用于控制的状态数量。
(实施例4)图6所示为根据本发明实施例4的存储电路的结构框图。通过增加用于在第二存储单元内设置写入值的写入值设置电路40，可以向存储电路内的第二存储单元11的存储部分给出一个任意值。因此，与向第二存储单元11的存储部分给出固定值的情况相比，能够极大地增加用于控制的状态数量。
当第二存储单元11用于过程补偿目的时，尤其不需要与第二存储单元11对应的周边电路(例如解码器)。因此，如斜线标出的区域所示，邻近第二存储单元11处产生空区域33。通过将写入值设置电路40放入空区域33内，能够进一步减少电路面积。
另外，当根据存储电路的内部状态由写入值设置电路40产生将要写入第二存储单元11的值时，该写入值不需要由处理器产生，从而可降低处理器的负荷。像所述的内部状态、存储电路的工作速度、内部电压、信号线的串扰量，等等，将在下文以示例给出。进一步，通过在第二存储单元11内写入适合于存储电路的操作的控制值，能够进行存储电路的自校正控制。
再有，在写入值设置电路40根据存储电路的工作速度设置将要写入第二存储单元11的值之后，当控制电路13通过参照第二存储单元11内的值控制存储电路的电源电压和衬底电压时，能够由最小的功率实现所需的工作速度。例如，如图7所示，作为定时发生电路12的输出的OUT_REP，由此表明了读操作速度，如图2和3所示，通过使用大电流容量的配线将OUT_REP提供给第二存储单元11的位写入线WBL1和WBL2，而将对第二存储单元11的写入时钟WCLK类似地提供给字写入线WWL1和WWL2。因此，能够将按照工作速度的写入值提供给第二存储单元11。
注意到，VDD是存储电路的电源线，VDD1和VDD2为基准电源电压，用来观察内部电压，VDD_REF是用来观察内部电压的基准电源线。
另外，在写入值设置电路40根据存储电路的内部电压设置将要写入第二存储单元11的值之后，当控制电路13通过参照第二存储单元11内的值控制存储电路的电源电压和衬底电压时，能够补偿存储电路内产生的电压降。如图8所示，例如，这样的写入值设置电路40由内部电压观察点的电源线VDD，比较电压线VDD_REF(连接到第一电源电压VDD1和第二电源电压VDD2)和电压比较电路50实现。
还有，在写入值设置电路40根据存储电路的内部电压设置将要写入第二存储单元11的值之后，当控制电路13通过参照第二存储单元11内的值控制存储电路的串扰抑制电路时，能够通过将串扰抑制电路的容量减小到绝对必要的水平，来降低串扰抑制电路对工作速度的影响。
进一步，在写入值设置电路40根据存储电路内产生的串扰量设置将要写入第二存储单元11的值之后，当控制电路13通过参照第二存储单元11内的值控制存储电路的电源电压时，在串扰量大的情况下，能够通过降低电源电压减少存储电路内的串扰。
还有，在写入值设置电路40根据存储电路内产生的串扰量设置将要写入第二存储单元11的值之后，当控制电路13通过参照第二存储单元11内的值控制存储电路的衬底电压时，在串扰量大的情况下，能够通过施加一个后向偏压减少存储电路内的串扰。
再者，在写入值设置电路40根据存储电路内的信号线噪声量设置将要写入第二存储单元11的值之后，控制电路13通过参照第二存储单元11内的值控制存储电路的串扰抑制电路时，在不需要串扰抑制电路的情况下，能够通过降低容量来增加存储电路的工作速度。另外，在串扰抑制电路容量不足的情况下，能够通过增加容量提高存储电路的上限工作电压。
已经对本发明多数优选实施例进行了详细描述。然而，在不背离本发明附带权利要求的要旨和范围的情况下，优选实施例中元件的组合和布置可以进行各种改变。
权利要求
1.一种存储电路，包括映射到可从处理器存取的地址空间的第一存储单元；不映射到所述地址空间、且具有与所述第一存储单元相同结构的第二存储单元；以及用于执行与所述存储电路相关的控制功能的控制电路，其中所述第二存储单元的输出信号线连接到所述控制电路。
2.根据权利要求1所述的存储电路，进一步包括定时发生电路，其中所述控制电路执行与所述定时发生电路执行的存取定时控制不同的控制功能，并且所述定时发生电路通过参照从所述第二存储单元获取的值，产生对所述第一存储单元的存取定时。
3.根据权利要求1所述的存储电路，其中所述第二存储单元用于补偿所述第一存储单元的特性波动。
4.根据权利要求1所述的存储电路，其中所述第二存储单元用于复制与所述第一存储单元相连的字线或者位线的负荷。
5.根据权利要求1所述的存储电路，其中与所述处理器的控制相关的值被记录在所述第二存储单元中，并且所述控制电路通过参照所述第二存储单元中的该值控制所述处理器。
6.根据权利要求1所述的存储电路，其中与所述存储电路的内部控制相关的值被记录在所述第二存储单元中，并且所述控制电路通过参照所述第二存储单元中的该值执行所述存储电路的内部控制。
7.根据权利要求1所述的存储电路，其中与所述存储电路的电源电压相关的值被记录在所述第二存储单元中，并且所述控制电路通过参照所述第二存储单元中的该值控制所述存储电路的电源电压。
8.根据权利要求1所述的存储电路，其中与所述存储电路的衬底电压相关的值被记录在所述第二存储单元中，并且所述控制电路通过参照所述第二存储单元中的该值控制所述存储电路的衬底电压。
9.根据权利要求5所述的存储电路，其中与所述存储电路的工作频率相关的值被记录在所述第二存储单元中，并且所述控制电路通过参照所述第二存储单元中的该值控制所述存储电路的工作频率。
10.根据权利要求6所述的存储电路，其中与所述存储电路的端口存取的控制相关的值被记录在所述第二存储单元中，并且所述控制电路通过参照所述第二存储单元中的该值控制所述存储电路的端口存取。
11.根据权利要求6所述的存储电路，其中与所述存储电路的输入/输出信号的定时调整相关的值被记录在所述第二存储单元中，并且所述控制电路通过参照所述第二存储单元中的该值执行所述存储电路的输入/输出信号的定时调整。
12.根据权利要求6所述的存储电路，其中与所述存储电路的内部信号的定时校正相关的值被记录在所述第二存储单元中，并且所述控制电路通过参照所述第二存储单元中的该值执行所述存储电路的内部信号的定时校正。
13.根据权利要求6所述的存储电路，进一步包括用于抑制所述存储电路内的串扰的串扰抑制电路，其中与所述存储电路内的串扰抑制相关的值被记录在所述第二存储单元中，并且所述控制电路通过参照所述第二存储单元中的该值控制所述串扰抑制电路。
14.根据权利要求1所述的存储电路，其中所述控制电路布置在所述存储电路内靠近所述第二存储单元的空区域中。
15.根据权利要求1所述的存储电路，其中所述输出信号线由所述存储电路的位线组成。
16.根据权利要求1所述的存储电路，其中所述输出信号线由不同于所述存储电路的位线的线组成。
17.根据权利要求1所述的存储电路，其中所述处理器设置将要写入所述第二存储单元中的值。
18.根据权利要求1所述的存储电路，进一步包括写入值设置电路，用于设置将要写入所述第二存储单元中的值。
19.根据权利要求18所述的存储电路，其中所述写入值设置电路布置在所述存储电路内靠近所述第二存储单元的空区域内。
20.根据权利要求18所述的存储电路，其中所述写入值设置电路基于所述存储电路的内部状态设置所述值。
21.根据权利要求20所述的存储电路，其中所述写入值设置电路基于所述存储电路的工作速度设置所述值。
22.根据权利要求20所述的存储电路，其中所述写入值设置电路基于所述存储电路的内部电压设置所述值。
23.根据权利要求20所述的存储电路，其中所述写入值设置电路基于所述存储电路的信号线的串扰量设置所述值。
24.一种存储电路，包括映射到可从处理器存取的地址空间的第一存储单元；不映射到所述地址空间、且具有与所述第一存储单元相同结构的第二存储单元；定时发生电路，用来通过参照从所述第二存储单元获取的值，产生对所述第一存储单元的存取定时；以及控制电路，用于执行与由所述定时发生电路执行的存取定时控制不同的控制功能，其中所述第二存储单元的输出信号线连接到所述控制电路。
25.一种存储电路，包括映射到可从处理器存取的地址空间的第一存储单元；不映射到所述地址空间、具有与所述第一存储单元相同结构、并且用于补偿所述第一存储单元的特性波动的第二存储单元；以及控制电路，用于执行与所述存储电路相关的控制功能，其中所述第二存储单元的输出信号线连接到所述控制电路。
全文摘要
本发明提供一种存储电路，包括映射到可从处理器存取的地址空间的第一存储单元，和不映射到所述地址空间、且具有与所述第一存储单元相同结构的第二存储单元，其中还包括用于执行与所述存储电路相关的控制功能的控制电路，而所述第二存储单元的输出信号线连接到所述控制电路。
文档编号G06F12/00GK1959841SQ200610152878
公开日2007年5月9日 申请日期2006年11月6日 优先权日2005年11月4日
发明者池田雄一郎 申请人:松下电器产业株式会社