专利名称：闪存控制器的制作方法
技术领域：
本发明涉及一种闪存控制器，具体的来讲，本发明涉及一种下挂多闪存芯片的多通道并行闪存控制器，同时，本发明还涉及一种闪存阵列的控制芯片。
背景技术：
目前，随着半导体介质存储装置的广泛使用，出现了各种各样的存储设备以及多种存储介质。其中，应用范围最广泛的便携存储设备莫过于U盘，它所使用的存储介质主要是Flash(闪存芯片)中的Nand Flash(与非型闪存)，这种与非型闪存在读写以及擦除等操作过程中，都需要占用一定的时间。随着各种软件的不断发展，用户对需要存储的数据量要求越来越大，闪存存储装置的容量也随之增加，闪存在操作过程中需要等待的时间也随着操作数据量得增大变得越来越久，导致用户越来越不能够忍受。
这种以便携为目的的闪存存储装置一般使用USB接口(通用串行总线接口)，通用的USB2.0协议能够支持的读写速度为480Mbps，除去总线协议开销，实际可用读写速度可达到48MBps。而目前普遍使用的单通道U盘在读操作过程中速率一般10MBps，写操作速率一般只有8MBps，即使是经过改进的双通道传输高速U盘，读操作速率不会超过20MBps，写操作速率不会超过15MBps。显而易见，U盘的读写操作速率跟USB2.0协议所允许的操作速率有很大的差值，因此理论上速度还是可以在进一步提高的。造成这种现象的主要原因是闪存在读写以及擦除等操作，都需要占用一定的时间。当用户在进行数据读写过程中，这些占用的时间跟用户需要操作数据块的大小成正比，数据块越大，闪存操作时间越久，闪存芯片操作就成了限制整体速率的瓶颈。
此外，中国专利“多通道闪存传输控制器、芯片及存储设备”(公开号CN 1790308A)中提出了多通道的控制思想，但其没有实现多通道真正的并行工作。即各通道的控制信号线是复用的，这样一旦有一个闪存芯片没有完成操作任务，所有其他组就不可以开始新的操作。现有技术中还缺少一种多通道独立工作的闪存控制器。
发明内容
为了解决现有闪存芯片在读写等操作过程中出现的瓶颈问题，本发明提出了一种闪存控制器，有效地提高了存储器的读写速度。
本发明提出的闪存控制器，包括指令解析器、传输控制器、多个片内闪存控制单元；指令解析器进行指令解析和指令分配，指令解析器通过片内控制总线与传输控制器、多个片内闪存控制单元分别独立交互控制信息；各片内闪存控制单元分别通过各自独立的控制信号传输通道与各组闪存芯片相连，完成控制信号的交互；传输控制器通过片内数据总线与各组闪存芯片进行数据交互。
优选的，所述指令解析器与传输控制器交互控制信息的具体过程为指令解析器将数据控制指令解析成片内数据总线控制信号发送到传输控制器，传输控制器对指令解析器进行信号反馈。
优选的，所述指令解析器与闪存控制单元交互控制信息的具体过程为指令解析器将控制指令解析成多组指令队列，并将各组指令队列分配给各闪存控制单元，各闪存控制单元对指令解析器进行信号反馈。
优选的，所述片内闪存控制单元与各组闪存芯片的控制信号交互过程具体为闪存控制单元根据接收到的指令队列产生闪存芯片操作信号，控制对应的目标闪存芯片。
优选的，所述的每个片内闪存控制单元下挂多个闪存芯片，且所述控制信号传输通道为指令地址复用总线，通过地址与指令的复用来决定闪存控制单元对目标闪存芯片进行的操作以及操作的地址。
优选的，所述传输控制器与各组闪存芯片的数据信息交互过程具体为传输控制器根据指令解析器发来的控制信号以及接口控制器内FIFO和闪存芯片的状态，并通过串并/并串转换控制片外数据总线和片内数据总线数据的交互。
优选的，所述片内闪存控制单元的个数不超过下列值存储设备接口速率除以10MBps后的取整值。
优选的，对于USB2.0接口的存储设备，所述片内闪存控制单元的个数不超过4个。
优选的，所述的闪存控制器通过ASIC、CPLD或者FPGA实现。
本发明的闪存控制器由于采用了多通道独立工作的实现方案，对于利用本发明闪存控制器实现的高速闪存存储器，其接口带宽一般由闪存芯片的带宽和接口协议两个方面决定，当接口协议的带宽足够大的时候，存储器接口带宽一般为闪存芯片列数乘以10MBps；随着闪存阵列个数的增加，存储器带宽的瓶颈会逐渐集中在存储器的接口协议上，受到接口协议带宽的限制。在目前常用的USB2.0接口存储器中，其接口协议带宽为60MBps，而在读写操作中，考虑到操作的协议开销，可以达到的有效带宽为48MBps，因此，选择闪存阵列的大小为4行4列，经过测试存储设备的读操作速率达到35MBps以上，写操作达到25MBps以上，成倍的提高了现有闪存存储器的读写速率，有效的解决了上述现有闪存设备存在的读写操作过程中的瓶颈问题。
图1为现有闪存存储器装置基本结构示意图；图2为本发明闪存控制器与一般设备的闪存控制器对闪存控制的对比原理图；图3为本发明优选实施例的闪存控制器结构框图。
具体实施例方式
如图1所示为的闪存存储设备的基本结构图，闪存存储器与主机之间的接口，例如可以采用USB接口2.0协议。接口控制器连接闪存控制器与接口，同时进行主机接口与本地芯片闪存控制器之间的信号交互和数据传输。闪存阵列控制器一般可以固化在一个芯片中，这个芯片的主要作用是根据闪存芯片阵列反馈信号，将主机命令进行解析，产生指令信号队列，控制需要操作的目的闪存芯片。还包括存储用户数据以及控制器操作的目的端闪存芯片阵列，不同的设计包含不同的闪存个数。
本发明提出的闪存控制器，该控制器能够控制多个闪存芯片组成的闪存阵列，通过多组独立的信号线和数据线，实现每组独立操作以及数据并行传输，达到大容量闪存装置的高速率读写的目的。控制器主要包括指令解析器，传输控制器以及若干个闪存控制单元。指令解析器是进行指令解析以及指令分配的中枢，是闪存阵列控制器的主控模块；指令解析器根据片内闪存控制单元组反馈的闪存芯片状态信号将指令解析成多组指令队列，其中，指令队列包括的主要内容有要操作目的闪存的行片选信息、操作内容、要操作的片内地址以及操作数量，通过控制总线把指令队列分配给闪存控制单元组；同时，解析器还会产生对传输控制器的控制信号，来控制数据总线的传输，对传输控制器的控制信号也是通过片内控制总线来进行传输的；此外，解析器还会根据传输控制器以及闪存控制单元组反馈的错误信息，中断信息以及操作失败等信号，产生中断请求传输给接口控制器。当闪存控制单元组收到指令解析器发来的指令队列时，分别按照指令产生闪存芯片操作信号，控制对应的目标闪存芯片，把闪存记录的信息读进来，传到片内数据总线，再由传输控制器传到片外数据总线；或者读取片内数据总线上的数据通过多组独立的闪存芯片数据线把数据写入目标闪存。传输控制器的主要作用就是根据指令解析器发来的指令以及接口控制器内FIFO和闪存芯片的状态，控制数据总线的数据传输，把多组闪存芯片数据线传过来的数据作并串转换，把多组信号转成总线信号，然后再把总线上的数据传输给接口控制器；或者把接口控制器传来的数据传到片内的数据总线，然后作串并转换，把总线数据分成多组独立并行的闪存芯片数据。
图2所示为本发明闪存控制器与一般闪存存储设备的闪存控制器的对比，一般的闪存存储设备的闪存个数为1个或者2个，闪存控制器对它们的控制通过一组信号线，数据的传输通过一组数据线；本发明控制的闪存个数理论上没有上限，可以包括2，4，8，16…，图2示例是一个4行4列的闪存阵列，它们跟控制器之间通过4组相互独立的控制信号线以及4组数据线进行信息的交互。在这里，各组信号线之间是相互独立的，不是被复用并行的关系，每一列闪存芯片复用一组信号线，一次操作过程中，每列最多只能有一个闪存芯片参与操作，每组信号线中都有两位的行片选信号，决定本列这次操作参与的闪存芯片。数据线是各自独立的4组8位线，因此，在控制器芯片里得到的数据总线的速率就会是四组闪存芯片数据线速率的和，这样，总线速率相对一般的U盘来说，大约是它们的4倍。在这里，数据线的组数取决于阵列的列个数，原理上讲列个数越多，控制芯片内的数据总线速率越高，接口传输有效速率也随之越高；但是，实际上不是这样的，当列个数多于4时，这种阵列式闪存在数据传输中的瓶颈，就会转移到接口上，受接口时序限制，会有一个速率的上限，即USB2.0接口协议有效数据速率。一般而言下挂的闪存芯片列数不超过存储设备接口速率除以10MBps后的取整值。
为了方便更好的理解本发明，通过下挂4×4阵列式闪存芯片的实施例并结合附图3进行详细介绍。
阵列式闪存控制器结构示意图如图3所示，图中5就是包含了控制器的芯片，芯片可以是嵌入式CPLD或者现场可编程门阵列FPGA也可以是专门的ASIC。6为闪存阵列控制器芯片跟上层接口控制器之间进行指令交互的信号流(即片外控制总线)，当接口控制器读取了主机指令之后，会把指令传输给图中7所示的指令解析器。交互信号6主要包括操作类型、操作的长度以及操作的地址，同时，还包括指令解析器反馈给接口控制器的中断请求。指令解析器收到主机指令之后，会把它解析成指令队列组17，这里组的个数取决于闪存的列数以及传输控制器，再经过图中8所标示的片内控制信号总线，将数据总线控制信号9传给传输控制器12，同时将闪存控制单元组控制信号队列18传给相对应的闪存控制单元组19(即图中C1、C2、C3、C4)，其中，控制信号总线还包括了传输控制器以及闪存控制单元反馈给指令解析器的错误信息，中断信息以及操作失败等信号，然后指令解析器根据这些信号反馈产生中断请求发给接口控制器。在这里，传输控制器的主要作用是控制总线数据流的传输，把闪存芯片数据线传过来的4组数据信号15通过片内数据总线14转成总线数据13，然后再把总线数据传输给片外数据总线11；或者把接口控制器传来的片外总线数据11到片内数据总线14，然后根据闪存芯片控制信号把总线数据分成多组独立并行的闪存芯片数据15；同时，传输控制器需要通过状态信号线10与接口控制器进行信号交互，通过信号线的状态判断接口控制器内的FIFO状态是否满足要求，来决定是否进行数据的交互操作以及产生对FIFO的操作信号。闪存控制单元组19的最主要作用是控制片外底层的闪存阵列16，同时把闪存芯片在操作过程中产生的错误中断反馈给指令解析器。闪存控制单元组19根据收到的信号队列向各自需要控制的目标闪存发出指令，如果是读操作，被操作闪存芯片就会通过各自独立的数据线将数据并行传输到片内数据总线，然后，根据传输控制器发出的控制信号，将数据总线的数据传给接口控制器；如果是写操作，传输控制器会根据收到的指令将数据从接口控制器传到片内数据总线，然后，被操作闪存芯片就会根据指令分别从控制器片内数据总线上读取数据，通过各自独立的数据线将读取的数据写入闪存芯片。图中20所示为闪存阵列控制器跟闪存阵列之间的控制信号组，每一组的控制信号包括对闪存芯片的片选，操作类型，操作长度以及芯片反馈的错误中断等。15所示为闪存阵列跟阵列控制器片内数据总线之间的数据信号组，是并行独立的4组8位数据线，数据总线上得到的数据速率是这4组数据线速率的和，因此可以有效提高总线的数据传输速率。
上例中以4列4行的闪存阵列为例，对本发明作了说明性的描述。此外，本发明的闪存阵列可以被扩展为n列m行，其中n可以为2，4，8…，m可以为1，2，4…，之类的多种闪存阵列组合，这些类似的变化都是在本发明主导思想之下，这些对于技术人员来说都是显然的。此外，本发明提出的闪存控制器可以通过ASIC、CPLD或者FPGA等来实现。因此，文中描述的本发明可以有多种变化，这些变化都不能认为是脱离本发明的主题思想和使用范围，对于以上这些对技术人员来说是显然的改变，都包含在本发明的范围内。
权利要求
1.一种闪存控制器，其特征在于，所述闪存控制器包括指令解析器、传输控制器、多个片内闪存控制单元；指令解析器进行指令解析和指令分配，指令解析器通过片内控制总线与传输控制器、多个片内闪存控制单元分别独立交互控制信息；各片内闪存控制单元分别通过各自独立的控制信号传输通道与各组闪存芯片相连，完成控制信号的交互；传输控制器通过片内数据总线与各组闪存芯片进行数据交互。
2.根据权利要求1所述的闪存控制器，其特征在于，所述指令解析器与传输控制器交互控制信息的具体过程为指令解析器将数据控制指令解析成片内数据总线控制信号发送到传输控制器，传输控制器对指令解析器进行信号反馈。
3.根据权利要求1所述的闪存控制器，其特征在于，所述指令解析器与闪存控制单元交互控制信息的具体过程为指令解析器将控制指令解析成多组指令队列，并将各组指令队列分配给各闪存控制单元，各闪存控制单元对指令解析器进行信号反馈。
4.根据权利要求1-3任一所述的闪存控制器，其特征在于，所述片内闪存控制单元与各组闪存芯片的控制信号交互过程具体为闪存控制单元根据接收到的指令队列产生闪存芯片操作信号，控制对应的目标闪存芯片。
5.根据权利要求1-3任一所述的闪存控制器，其特征在于，所述的每个片内闪存控制单元下挂多个闪存芯片，且所述控制信号传输通道为指令地址复用总线，通过地址与指令的复用来决定闪存控制单元对目标闪存芯片进行的操作以及操作的地址。
6.根据权利要求1-3任一所述的闪存控制器，其特征在于，所述传输控制器与各组闪存芯片的数据信息交互过程具体为传输控制器根据指令解析器发来的控制信号以及接口控制器内FIFO和闪存芯片的状态，并通过串并/并串转换控制片外数据总线和片内数据总线数据的交互。
7.根据权利要求1-3任一所述的闪存控制器，其特征在于，所述片内闪存控制单元的个数不超过下列值存储设备接口速率除以10MBps后的取整值。
8.根据权利要求7所述的闪存控制器，其特征在于，对于USB2.0接口的存储设备，所述片内闪存控制单元的个数不超过4个。
9.根据权利要求1-8任一所述的闪存控制器，其特征在于，所述的闪存控制器通过ASIC、CPLD或者FPGA实现。
全文摘要
本发明公开了一种闪存控制器，包括指令解析器、传输控制器、多个片内闪存控制单元；指令解析器进行指令解析和指令分配，指令解析器通过片内控制总线与传输控制器、多个片内闪存控制单元分别独立交互控制信息；各片内闪存控制单元分别通过各自独立的控制信号传输通道与各组闪存芯片相连，完成控制信号的交互；传输控制器通过片内数据总线与各组闪存芯片进行数据交互。采用本发明的闪存控制器制作的闪存存储器能够大大提高读写速率，有效的解决现有闪存设备存在的读写操作过程中的瓶颈问题。
文档编号G06F3/06GK101046725SQ20071007365
公开日2007年10月3日 申请日期2007年3月23日 优先权日2007年3月23日
发明者黄河 申请人:忆正存储技术(深圳)有限公司