专利名称：一种实现非时钟控制寄存器数据更新的系统及方法
技术领域：
本发明涉及电路设计领域，尤其涉及一种实现非时钟控制寄存器数据更新的系统及方法。
背景技术：
时序电路主要由存储电路和组合逻辑电路组成，存储电路主要包括寄存器和各种触发器。在时序电路设计当中，主要有两种设计方法同步时序电路设计和异步时序电路设计。同步时序电路又简称同步电路，同步电路的存储电路中所有触发器时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态变化都与所加的时钟脉冲信号同步。异步时序电路又简称异步电路，异步电路的存储电路中触发器没有统一的时钟或者没有时钟。在异步电路的存储电路中触发器没有统一时钟的情况下，有些触发器的时钟输入端与时钟脉冲源相连，这些触发器的状态变化与时钟脉冲源产生的时钟脉冲同步，而其他触发器的状态变化不与时钟脉冲源产生的时钟脉冲同步；在异步电路的存储电路中触发器没有时钟的情况下，触发器的时钟输入端通常接入触发条件而不是时钟，通常称此种异步电路为无时钟异步电路。由于寄存器通常由触发器或触发器组组成，因而无时钟异步电路设计中常用到的寄存器的时钟输入端通常接入的也是触发条件而不是时钟，通常称此种寄存器为非时钟控制寄存器。
无时钟异步电路具有动态功耗低、兼容异步外部设备接口、潜在性能高等优点，因此常被用在芯片设计当中。
如图1所示，现有技术中无时钟异步电路主要包括使能信号单元11，触发条件计算单元12，数值输入信号计算单元13，非时钟控制寄存器14。现有技术中实现非时钟控制寄存器数据更新的主要过程如下使能信号单元11产生使能信号，使能信号有效后触发条件计算单元12开始计算非时钟控制寄存器14的时钟输入端触发条件，同时数值输入信号计算单元13开始计算用来输入非时钟控制寄存器14的数据输入端的数据，当触发条件的上升沿到来时非时钟控制寄存器14的数据输入端读取输入数据。
其中现有技术中无时钟异步电路中常用到的非时钟控制寄存器14的时钟输入端通常接入触发条件而不是时钟，即触发非时钟控制寄存器14的是触发条件而不是时钟，这导致很难确保非时钟控制寄存器14的时钟输入端触发条件的上升沿到来前，非时钟控制寄存器14的数据输入端输入数据稳定不变的时间足够长，进而导致非时钟控制寄存器14很难确保准确无误地读取输入数据；同时导致很难确保非时钟控制寄存器14的时钟输入端的触发条件的上升沿到来后，非时钟控制寄存器14的数据输入端输入数据稳定不变的时间足够长，进而导致非时钟控制寄存器14很难确保准确无误地读取输入数据。如上所述，现有技术中非时钟控制寄存器14的时钟输入端输入的触发条件很难保证满足非时钟控制寄存器14数据输入端输入数据的建立保持时间，进而导致非时钟控制寄存器14很难确保准确无误地读取输入数据。
发明内容
本发明提供一种非时钟控制寄存器数据更新的系统及方法，以保证非时钟控制寄存器准确无误地读取输入数据。
本发明提供了一种实现非时钟控制寄存器数据更新的系统，包括用于产生使能信号的使能信号单元和非时钟控制寄存器，还包括传输延时单元，用于延时所述使能信号单元产生的使能信号；输入数据获取单元，用于在所述使能信号单元产生的使能信号有效时，获取输入数据输入到所述非时钟控制寄存器的数据输入端；非时钟控制寄存器，用于在经所述传输延时单元延时后的使能信号有效时，读取自身数据输入端的输入数据并保存。
其中所述输入数据获取单元具体包括
更新条件计算子单元，用于在所述使能信号单元产生的使能信号有效时，计算对所述非时钟控制寄存器中保存的数据进行更新的更新条件；更新数据计算子单元，用于在所述使能信号单元产生的使能信号有效时，计算对所述非时钟控制寄存器中保存的数据进行更新的更新数据；数据更新单元，用于接收所述更新数据计算子单元计算得到的更新数据，和非时钟控制寄存器提供的保存数据，以及在所述更新条件计算子单元计算得到的更新条件得到满足时，将计算得到的更新数据输入到非时钟控制寄存器的数据输入端，并在所述更新条件计算子单元计算得到的更新条件不满足时，将非时钟控制寄存器提供的保存数据输入到非时钟控制寄存器的数据输入端。
其中所述传输延时单元延时使能信号的延时长度大于输入数据获取单元获取输入数据的时间长度。
其中所述非时钟控制寄存器为边沿触发非时钟控制寄存器。
本发明还对应的提供了一种实现非时钟控制寄存器数据更新的方法，包括以下步骤A、生成使能信号；B、对生成的使能信号进行延时处理；C、在生成的使能信号有效时，获取输入数据输入到非时钟控制寄存器的数据输入端；D、非时钟控制寄存器在所述延时处理后的使能信号有效时，读取自身数据输入端的输入数据并保存。
其中所述步骤C具体包括C1、在生成的使能信号有效时，分别计算对所述非时钟控制寄存器中保存的数据进行更新的更新条件，以及对保存的数据进行更新的更新数据；C2、在计算得到的更新条件得到满足时，将计算得到的更新数据输入到非时钟控制寄存器的数据输入端，并在计算得到的更新条件不满足时，将非时钟控制寄存器提供的保存数据输入到非时钟控制寄存器的数据输入端。
其中对所述生成的使能信号延时处理的时间长度大于获取输入数据的时间长度。
其中非时钟控制寄存器为边沿触发的非时钟控制寄存器。
其中所述生成的使能信号处于高电平时有效；所述延时处理后的使能信号处于上升沿时有效。
其中所述生成的使能信号处于低电平时有效；所述延时处理后的使能信号处于下降沿时有效。
本发明实施例将使能信号通过传输延时单元延时，并将此延时后的使能信号输入非时钟控制寄存器的时钟输入端，在未经延时的使能信号有效时，输入数据获取单元获取输入数据输入到非时钟控制寄存器的数据输入端，当延时后的使能信号有效时，非时钟控制寄存器读取自身数据输入端的输入数据并保存。由于传输延时单元延时使能信号的延时长度大于输入数据获取单元获取输入数据的时间长度，所以可以保证延时后的使能信号有效时，输入数据获取单元获取的输入非时钟控制寄存器数据输入端的数据已经稳定，即非时钟控制寄存器时钟输入端延时后的使能信号很容易满足其输入端输入数据的建立保持时间，进而保证非时钟控制寄存器准确无误地读取输入数据，从而大大降低了非时钟异步电路设计难度。
下面将结合各个附图对本发明技术方案的具体实施过程及其对应能够达到的有益效果进行详细说明，在各附图中图1为现有技术中实现非时钟控制寄存器数据更新的系统结构框图；图2为本发明实现非时钟控制寄存器数据更新的系统结构框图；图3为本发明实现非时钟控制寄存器数据更新的方法流程图；图4为本发明方法中实现输入数据获取的处理流程图；图5为实现非时钟控制寄存器数据更新的实施例系统结构框图。
具体实施例方式
本发明通过提供一种经过传输延时的使能信号作为非时钟控制寄存器的时钟输入，使得非时钟控制寄存器数据输入端输入数据的建立保持时间很容易满足，进而保证非时钟控制寄存器准确无误地读取输入数据，从而大幅度的降低了无时钟异步电路的设计难度。
如图2所示，为本发明实现非时钟控制寄存器数据更新的系统结构框图，其包括使能信号单元20，用于产生使能信号，该使能信号将作为传输延时单元21、输入数据获取单元22的触发信号；传输延时单元21，用于延时使能信号单元20产生的使能信号，延时后的使能信号输入非时钟控制寄存器23的时钟输入端；输入数据获取单元22，用于在使能信号单元20产生的使能信号有效时，获取输入数据输入到非时钟控制寄存器23的数据输入端；其中，传输延时单元21延时使能信号的延时长度大于输入数据获取单元22获取输入数据的时间长度，另外，未经延时的使能信号可以是高电平有效，也可以是低电平有效。
非时钟控制寄存器23，用于在经传输延时单元21延时后的使能信号有效时，读取自身数据输入端的输入数据并保存。
其中，非时钟控制寄存器23为边沿触发寄存器，另外，延时后的使能信号可以是上升沿有效，也可以是下降沿有效。
其中输入数据获取单元22具体还包括更新条件计算子单元221，用于在使能信号单元20产生的使能信号有效时，计算对非时钟控制寄存器23中保存的数据进行更新的更新条件；更新数据计算子单元222，用于在使能信号单元20产生的使能信号有效时，计算对非时钟控制寄存器23中保存的数据进行更新的更新数据；
数据更新子单元223，用于接收更新数据计算子单元222计算得到的更新数据，和非时钟控制寄存器23提供的保存数据，以及在更新条件计算子单元221计算得到的更新条件得到满足时，将计算得到的更新数据输入到非时钟控制寄存器23的数据输入端，并在更新条件计算子单元221计算得到的更新条件不满足时，将非时钟控制寄存器23提供的保存数据输入到非时钟控制寄存器23的数据输入端如图3所示，为本发明实现非时钟控制寄存器数据更新的方法流程图，其主要步骤包括S301、产生使能信号，对使能信号进行延时处理，延时后的使能信号输入非时钟控制寄存器的时钟输入端；未经延时的使能信号用来控制何时获取输入数据；S302、未经延时的使能信号有效时，获取输入数据输入到非时钟控制寄存器的数据输入端；其中，对使能信号延时处理的时间长度大于获取输入数据的时间长度，以满足待输入数据的建立保持时间，另外，未经延时的使能信号可以高电平有效，也可以低电平有效。
S303、非时钟控制寄存器在延时处理后的使能信号有效时，读取自身数据输入端的输入数据并保存。
其中，非时钟控制寄存器为边沿触发寄存器，另外，延时后的使能信号可以是上升沿有效，也可以是下降沿有效。
如图4所示，为本发明方法中实现输入数据获取的处理流程图，步骤S302具体还包括S3021、使能信号有效时，开始计算对非时钟控制寄存器中保存的数据进行更新的更新条件，并开始计算对非时钟控制寄存器中保存的数据进行更新的更新数据；S3022、在计算得到的更新条件得到满足时，将上述计算得到的更新数据输入到非时钟控制寄存器的数据输入端，并在更新条件不满足时，将非时钟控制寄存器提供的保存数据重新输入到非时钟控制寄存器的数据输入端。
下面给出一个本发明的实施例进行具体说明。
如图5所示，为实现非时钟控制寄存器数据更新的实施例系统结构框图，包括使能信号单元40、缓冲器组41、更新条件计算单元42、更新数据计算单元43、多路选择器44和D触发器45。
本实施例实现方法的具体实施过程如下S401、使能信号单元40产生使能信号，并将该使能信号沿支路1传输给缓冲器组41、沿支路2传输给更新条件计算单元42、沿支路3传输给更新数据计算单元43。使能信号在缓冲器组41被延时处理，延时后的使能信号输入D触发器45的时钟输入端，用延时后的使能信号的上升沿触发D触发器45；S402、未经延时的使能信号为高时，更新条件计算单元42开始对非时钟控制寄存器中保存的数据进行更新的更新条件，同时，更新数据计算单元43开始计算计算对非时钟控制寄存器中保存的数据进行更新的更新数据；S403、更新数据计算单元43计算所得的更新数据和D触发器45的Q输出端输出的保存数据作为多路选择器44的输入数据，更新条件计算单元42计算所得的更新条件作为多路选择器44的选择控制信号，多路选择器44根据选择控制信号选择输出数据，并将输出数据传输到D触发器45的数据输入端D等待D触发器读取。其中，多路选择器44根据选择控制信号选择输出数据时，如果选择控制信号指示进行更新数据，则多路选择器44输出更新数据计算单元43计算所得的数据，如果选择控制信号指示保持原值，则多路选择器44输出D触发器45的Q输出端送来的数据。
S404、D触发器45时钟输入端在延时后的使能信号的上升沿到来时，D触发器45读取数据输入端的待输入数据并保存。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种实现非时钟控制寄存器数据更新的系统，包括用于产生使能信号的使能信号单元和非时钟控制寄存器，其特征在于，还包括传输延时单元，用于延时所述使能信号单元产生的使能信号；输入数据获取单元，用于在所述使能信号单元产生的使能信号有效时，获取输入数据输入到所述非时钟控制寄存器的数据输入端；非时钟控制寄存器，用于在经所述传输延时单元延时后的使能信号有效时，读取自身数据输入端的输入数据并保存。
2.如权利要求1所述的系统，其特征在于，所述输入数据获取单元具体包括更新条件计算子单元，用于在所述使能信号单元产生的使能信号有效时，计算对所述非时钟控制寄存器中保存的数据进行更新的更新条件；更新数据计算子单元，用于在所述使能信号单元产生的使能信号有效时，计算对所述非时钟控制寄存器中保存的数据进行更新的更新数据；数据更新单元，用于接收所述更新数据计算子单元计算得到的更新数据，和非时钟控制寄存器提供的保存数据，以及在所述更新条件计算子单元计算得到的更新条件得到满足时，将计算得到的更新数据输入到非时钟控制寄存器的数据输入端，并在所述更新条件计算子单元计算得到的更新条件不满足时，将非时钟控制寄存器提供的保存数据输入到非时钟控制寄存器的数据输入端。
3.如权利要求1所述的系统，其特征在于，所述传输延时单元延时使能信号的延时长度大于输入数据获取单元获取输入数据的时间长度。
4.如权利要求1所述的系统，其特征在于，所述非时钟控制寄存器为边沿触发非时钟控制寄存器。
5.一种实现非时钟控制寄存器数据更新的方法，其特征在于，包括以下步骤A、生成使能信号；B、对生成的使能信号进行延时处理；C、在生成的使能信号有效时，获取输入数据输入到非时钟控制寄存器的数据输入端；D、非时钟控制寄存器在所述延时处理后的使能信号有效时，读取自身数据输入端的输入数据并保存。
6.如权利要求5所述的方法，其特征在于，所述步骤C具体包括C1、在生成的使能信号有效时，分别计算对所述非时钟控制寄存器中保存的数据进行更新的更新条件，以及对保存的数据进行更新的更新数据；C2、在计算得到的更新条件得到满足时，将计算得到的更新数据输入到非时钟控制寄存器的数据输入端，并在计算得到的更新条件不满足时，将非时钟控制寄存器提供的保存数据输入到非时钟控制寄存器的数据输入端。
7.如权利要求5所述的方法，其特征在于，对所述生成的使能信号延时处理的时间长度大于获取输入数据的时间长度。
8.如权利要求5所述的方法，其特征在于，非时钟控制寄存器为边沿触发的非时钟控制寄存器。
9.如权利要求5或6所述的方法，其特征在于，所述生成的使能信号处于高电平时有效；所述延时处理后的使能信号处于上升沿时有效。
10.如权利要求5或6所述的方法，其特征在于，所述生成的使能信号处于低电平时有效；所述延时处理后的使能信号处于下降沿时有效。
全文摘要
本发明公开了一种涉及电路设计领域中的实现非时钟控制寄存器数据更新的系统及方法，其中所述系统包括用于产生使能信号的使能信号单元和非时钟控制寄存器，还包括传输延时单元，用于延时所述使能信号单元产生的使能信号；输入数据获取单元，用于在所述使能信号单元产生的使能信号有效时，获取输入数据输入到所述非时钟控制寄存器的数据输入端；非时钟控制寄存器，用于在经所述传输延时单元延时后的使能信号有效时，读取自身数据输入端的输入数据并保存。本发明可以保证非时钟控制寄存器准确无误地读取输入数据。
文档编号G06F1/04GK101055479SQ20071009974
公开日2007年10月17日 申请日期2007年5月29日 优先权日2007年5月29日
发明者张 浩, 李国新 申请人:北京中星微电子有限公司