处理系统日志的装置与处理系统日志的方法

专利名称：处理系统日志的装置与处理系统日志的方法
技术领域：
本发明是关于处理系统日志(system logging)的装置与处理系统日志的 方法，特别关于一种增进系统日志有效性的装置及其方法。
背景技术：
在电子装置数据日志中，程序可以在一定范围内自动记录日志事件 (event)，以监测事件历史来诊断系统故障。对于理解复杂系统、分析电子 装置故障日志都必不可少，特别是在具有较少用户互动的应用程序(例如伺 服应用程序)的情况下。大多数操作系统及其软件框架提供更加复杂的日志 服务。在最简单的情况下，日志信息由通用软件模块写入日志文件。然而， 当较多硬件或者软件系统同时地要求日志服务时，通用软件模块可能成为资 源瓶颈，因此造成系统日志效能降低。

发明内容
为了解决现有技术仅利用一个通用程序来进行电子装置的日志(log)的处 理，而导致系统日志效能降低或是丢失日志的情况，本发明提出改良的处理系 统日志的装置以及处理系统日志的方法。
依据本发明的实施方式，其提供一种处理系统日志的装置，包含缓冲 器(buffer)，用来储存日志；日志寄存器(register)，包含一个比特；以及核
心单元，耦接至缓冲器以及日志寄存器，当检测到所述的比特被设定为真时， 传输日志至外部电子装置。
依据本发明另一实施方式，其提供一种处理系统日志的装置，包含第 一缓冲器，用来储存第一日志；第二缓冲器，用来储存第二日志；日志寄存
6器，包含第一比特以及第二比特；以及第一核心单元，耦接至第一缓冲器以
及日志寄存器，当检测到第一比特被设定为真时，获得并传输第一日志至外
部电子装置；第二核心单元，耦接至第二缓冲器以及日志寄存器，当检测第 二比特被设定为真时，获得并传输第二日志至外部电子装置；以及仲裁器， 耦接至第一核心单元以及第二核心单元，依据第一核心单元与第二核心单元
的优先级提供总线控制至第一核心单元或者第二核心单元。
依据本发明再一实施方式，其提供一种处理系统日志的方法，由电子装 置的处理器执行，包含写入日志至缓冲器；以及设定日志寄存器的一个比 特为真，在完全写入日志之后，指示电子装置的核心单元传输日志至外部电 子装置。
依据本发明的又一实施方式，其提供一种处理系统日志的装置，所述的 装置包含缓冲器，用来储存日志；日志寄存器，供日志存放状态；以及核 心单元，耦接至缓冲器以及日志寄存器，当检测到日志寄存器的日志存放状 态为有日志待处理时，从缓冲器读取日志，并将日志传输到外部电子装置。
本发明提供的处理系统日志的装置与处理系统日志的方法能够增进系统 日志性能，也可避免重要的日志被舍弃。


图1为依据本发明第一实施方式的处理系统日志的装置的硬件结构示意
图2为依据本发明的实施方式的处理系统日志的方法流程图； 图3为依据本发明的实施方式的缓冲器储存的日志的数据格式的简要示 意图4为依据本发明日志寄存器的实施方式的简要示意图； 图5为依据本发明的实施方式的具有日志起始指针与日志结束指针的环 状缓冲器简要示意7图6为依据本发明另一实施方式的处理系统日志的装置硬件结构示意图； 图7为依据本发明的另一实施方式的处理系统日志的方法流程图； 图8为依据本发明日志寄存器的实施方式的简要示意图； 图9为依据本发明实施方式的日志传输的简要示意图。
具体实施例方式
在说明书及权利要求书当中使用了某些词汇来指称特定的组件。所属领 域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同样的组 件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是 以组件在功能上的差异来作为区分的基准。在通篇说明书及后续的请求项当 中所提及的"包含"为开放式的用语，故应解释成"包含但不限定于"。另外， "耦接" 一词在此是包含任何直接及间接的电气连接手段。因此，若文中描 述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置， 或通过其它装置或连接手段间接地电气连接至第二装置。
应用本发明的处理系统日志的装置与处理系统日志的方法的电子装置可 为计算机、手机、电视机、全球卫星导航系统GPS或其它各种需要利用日志
来检测或者除错(debug)的电子装置。在多线程或者多任务系统中，缓冲 (buffer)或者队列(queue)可用来按照日志产生的顺序储存日志，上述日志 是由不同模块产生。然后，特定软件模块存取缓冲或者队列以处理接收到的 日志。软件模块可以产生相对应于接收日志的校验和(checksum)，并且根 据校验和以特定的格式打包(pack)接收日志。接着，软件模块通过接口传输 已处理的日志至外部电子装置(例如，外部计算机主机、具有日志分析功能 的各种电子分析装置或者储存器)或者目的端，例如通过通用异步收发机 UART (Universal Asynchronous Receiver Transmitter)、通用串行总线USB (Universal Serial Bus) 、 IEEE 1394串行接口或者类似接口 。由于所述的软 件模块与其它模块分享同一系统资源，因此所述的软件模块的优先等级(priority)为系统日志性能的关键点。如果所述的软件模块的优先等级过低， 可能不能及时处理日志；如果所述的软件模块的优先等级过高，其它模块将 可能不能够正常运行。此外，缓冲或者队列的大小(size)也影响软件模块的 数据处理。如果缓冲或者队列没有空闲空间(foil)，其后产生的日志可能被 舍弃，因此重要的系统信息可能消失。
请参阅图1，图1为依据本发明第一实施方式的处理系统日志的装置的硬 件结构示意图。日志由特定软件模块产生，并且包含关于执行结果的信息、 可变变量(variablevariations)或者软件模块的输出信息。在执行过程中，可 以由外部电子装置对日志进行跟踪(tmce)或者除错。处理器ll执行程序模 块以连续地将日志写入至缓冲器13。一旦处理器11将一个日志完全写入至缓 冲器13，处理器ll触发系统日志装置的日志加速器(log accelerator) 12 (即 硬件电路)，以处理并传输所述的缓冲器内日志至外部电子装置。日志加速 器12包含日志寄存器(logregister) 16，核心单元17以及处理单元18。日志 寄存器16供日志存放状态并且当处理器11将一个日志完全写入缓冲器13时， 处理器11设定(asserted)日志寄存器16的日志存放状态为有日志待处理， 并根据日志存放状态来触发核心单元17。本发明实施方式中，通过设定日志 寄存器16的第一比特为真或逻辑值1来设定日志存放状态为有日志待处理。 通过设定日志寄存器16的第一比特为假或逻辑值0来反设定日志寄存器的曰 志存放状态。
本发明实施方式中，日志包含就绪标志(ready flag)，并且当处理器ll 将一日志完全写入缓冲器13时，所述的日志的就绪标志被设置为真(TRUE) 或者逻辑值l (one)。在就绪旗标被设置为真或者逻辑值l之后，处理器ll 将日志寄存器16的第一比特设定为逻辑值1。
缓冲器13包含日志起始指针与日志结束指针，日志起始指针用来指示缓 冲器13的写入日志的起始位置，日志结束指针用来指示缓冲器13的写入日 志的结束位置的下一字节。请参见图5。图5为依据本发明的实施方式的具有日志起始指针与日志结束指针的环状缓冲器(ring buffer)简要示意图。在图 5中，只显示了环状缓冲器的一部分。日志起始指针51指示写入日志的起始 位置，日志结束指针52指示写入日志的结束位置的下一字节。因此，可以通 过参考日志起始指针51与日志结束指针52来判断空闲的缓冲空间。也可以 利用日志起始指针51与日志结束指针52来判断环状缓冲器是否不包含待处 理的日志，即环状缓冲器是否为空(empty)。在处理环状缓冲器内日志之前， 日志加速器12判断环状缓冲器是否不包含待处理的日志。如果包含，日志加 速器12自环状缓冲器读取一个日志，以及当核心单元17完成所述的读取日 志的处理并传输所述的日志至外部电子装置时，日志起始指针51被移动至下 一日志的起始位置(即所述的传输日志的结束位置的下一字节)。在产生新 日志之前，处理器11判断环状缓冲器的空闲缓冲空间是否足够储存新曰志。 如果空间足够，处理器11产生新日志，移动日志结束指针52至待写入的新 曰志的结束位置的下一字节，并且写入新产生的日志至环状缓冲器。如果环 状缓冲器内的日志已全部处理并传输至外部电子装置，日志起始指针51与日 志结束指针52指向环状缓冲器的同一地址。本实施方式中，当环状缓冲器无 空闲缓冲空间时，环状缓冲器停止接收日志并舍弃后续的日志。
请参阅图1，核心单元17有规则地检测日志寄存器16的第一比特是否设 定为真或逻辑值l。当第一比特设定为真或逻辑值1时，核心单元17由总线 15自缓冲器13获得日志。图4为依据本发明日志寄存器16的实施方式的简 要示意图。本实施方式中，日志寄存器16包含16个比特，并且第一比特(即 比特0)为日志触发比特，用来触发日志加速器12 (具体来说，触发核心单 元17)。需注意的是，本发明并不限制于利用日志寄存器16的第一比特来触 发日志加速器12的实施方式。日志寄存器16的任意比特或者字节可用来触 发日志加速器12。例如，在其它实施方式中，可通过设定日志寄存器16的第 一比特为真或逻辑值1并且第二比特为假或逻辑值O来设定日志寄存器16的 日志存放状态为有日志待处理；通过设定日志寄存器16的第一比特为假或逻
10辑值0并且第二比特为真或逻辑值1来反设定日志寄存器16的日志存放状态。
核心单元17有规则地监测日志寄存器16的第一比特的状态。日志寄存器16 的第一比特由处理器11所执行的软件程序来设定，并且日志寄存器16的第 一比特由核心单元17反设定(de-asserted)，即设定所述的第一比特为假或 逻辑值0。需注意的是，上述设置日志寄存器16的第一比特的方式并非本发 明的限制条件。当第一比特被设定为真或逻辑值1时，即表示软件程序触发 日志加速器12;当第一比特被反设定为假或逻辑值O时，即表示软件程序去 能(disable)触发日志加速器12或者日志加速器12正在响应触发操作。 一旦 曰志加速器12处理缓沖器13的日志，核心单元17反设定第一比特。
核心单元17自缓冲器13获得包含就绪标志为逻辑值1的日志后，核心 单元17传输所述的日志至处理单元18以作进一步的处理。本实施方式中， 处理单元18可以产生相对应于接收日志的校验和，并传输校验和至核心单元 17。另一实施方式中，处理单元18可以压縮与/或加密接收日志，并传输处理 结果至核心单元17。核心单元17可以进一步以特定打包格式打包处理结果(例 如，具有校验和的日志，压縮日志，加密日志或者其任意组合)。然后，核 心单元17由连接装置14传输处理结果至电子装置。连接装置14可为通用异 步收发机UART、通用串行总线USB、 IEEE 1394串行接口或者类似装置。
图2为依据本发明的实施方式的处理系统日志的方法流程图。所述的处 理系统日志的方法由处理器ll执行。首先，在步骤S21中软件程序将缓冲器 13的一个日志的就绪标志设置为逻辑值O，以指示未完成所述的日志的储存。 接着，在步骤S22中软件程序写入所述的日志的长度与所述的日志的数据至 缓冲器13。当日志被完全写入缓冲器之后，在步骤S23中，软件程序将所述 的日志的就绪标志设置为逻辑值l，然后，在步骤S24中，处理器ll设定日 志寄存器16的第一比特为真或逻辑值1以触发日志加速器12。因此，当日志 加速器12监测到日志寄存器16的第一比特被设定为真或逻辑值1时，日志 加速器12处理并传输所述的日志至外部电子装置。图3为依据本发明的实施方式的缓冲器13储存的日志的数据格式的简要 示意图。图3显示了三个日志，分别为日志l、日志2以及日志3。日志l包 含就绪标志31、长度32以及日志数据33。如果日志l的就绪标志31被设置 为逻辑值l，此即代表日志1已完全写入并可以传输。在本实施方式中，就绪 标志仅为一个比特，但在其它实施方式中，就绪标志可以为字节。长度32储 存的信息用来指示日志具有字节的个数。本实施方式中，日志按照顺序传输 至外部电子装置。换言之，缓冲器储存的日志以先入先出FIFO (first-in first-out)规则传输。
图6为依据本发明另一实施方式的处理系统日志的装置硬件结构示意图。 日志是由不同类型软件模块产生，并且每个日志包含关于执行结果的信息、 可变变量或者软件模块的输出信息。在执行过程中，可以由外部电子装置跟 踪或者除错日志。本实施方式中，日志可分为两种类型，实时日志(instant logs) 与一般性日志(normal logs)。因此，需要实时缓冲器63a以及一般性缓冲器 63b来储存不同类型的日志。
处理器61加载并执行程序模块来将日志写入至率时缓冲器63a以及一般 性缓冲器63b。 一旦处理器61完全写入一个日志至实时缓冲器63a或者一般 性缓冲器63b，处理器61触发系统日志装置的日志加速器62，以处理所述的 缓冲器内日志至电子装置。日志加速器62包含日志寄存器66、实时核心单元 67a、 一般性核心单元67b、处理单元68以及仲裁器(arbiter) 69。处理实时 曰志的专署硬件电路包含日志寄存器66、实时核心单元67a、处理单元68以 及仲裁器69;处理一般性日志的专署硬件电路包含日志寄存器66、 一般性核 心单元67b、处理单元68以及仲裁器69。日志寄存器66供第一日志存放状 态以及第二日志存放状态。本实施方式中，通过设定第一比特以及第二比特 为真或逻辑值1来指示第一日志存放状态以及第二日志存放状态为有待处理 的日志。当处理器61完全写入一个日志到实时缓冲器63a或者一般性缓冲器 63b时，处理器61设定日志寄存器66的第一比特或第二比特为真或逻辑值1 。本发明实施方式中，实时日志包含就绪标志，并且当处理器61将一个实
时曰志完全写入至缓冲器63a时，所述的实时日志的就绪标志被设置为真或 者逻辑值1。在就绪标志被设置为真或者逻辑值1之后，日志寄存器66的第 一比特被设定为真或逻辑值l。同样的， 一般性日志包含就绪标志，并且当处 理器61将一个一般性日志完全写入至缓冲器63b时，所述的一般性日志的就 绪标志被设置为真或者逻辑值1。在就绪旗标被设置为真或者逻辑值1之后， 曰志寄存器66的第二比特被设定为真或逻辑值1。
实时缓冲器63a与一般性缓冲器63b包含日志起始指针与日志结束指针， 用来指示写入日志的起始位置与结束位置。日志起始指针与日志结束指针的 操作类似于图5所示的指标操作，故省略其细节描述。
请参阅图6，实时核心单元67a有规则地检测日志寄存器66的第一比特 是否设定为真或逻辑值l。当第一比特设定为真或逻辑值l时，实时核心单元 67a由总线65自实时缓冲器63a获得日志。图8为依据本发明日志寄存器66 的实施方式的简要示意图。本实施方式中，日志寄存器66包含16个比特， 第一比特(即比特0)为实时日志触发比特，用来触发日志加速器62。实时 核心单元67a有规则地监测日志寄存器66的第一比特的状态。日志寄存器66 的第一比特由处理器61所执行的软件程序来设定，并且日志寄存器66的第 一比特由实时核心单元67a反设定。当第一比特被设定为真或逻辑值1时， 即表示软件程序触发日志加速器62 (具体来说，触发实时核心单元67a); 当第一比特被设定为假或逻辑值0时，即表示软件程序去能触发日志加速器 62或者日志加速器62正在响应触发操作。 一旦日志加速器62处理实时缓冲 器63a的日志，实时核心单元67a反设定第一比特。需注意的是，本发明并不 限制于利用日志寄存器66的第一比特来触发日志加速器62 (即实时核心单元 67a)的实施方式。日志寄存器66的任意比特或者字节都可用来触发日志加 速器62。
一般性核心单元67b有规则地检测日志寄存器66的第二比特是否设定为逻辑值1。当第二比特设定为真或逻辑值1时， 一般性核心单元67b通过总线 65自一般性缓冲器63b获得日志。在图8所示的实施方式中，日志寄存器66 包含16个比特，第二比特(即比特l)为一般性日志触发比特，用来触发曰 志加速器62。 一般性核心单元67b有规则地监测日志寄存器66的第二比特的 状态。日志寄存器66的第二比特由处理器61所执行的软件程序来设定，并 且日志寄存器66的第二比特由一般性核心单元67b反设定。当第二比特被设 置为真或逻辑值l时，即表示软件程序触发日志加速器62 (具体来说，触发 一般性核心单元67b);当第二比特被设置为假或逻辑值O时，即表示软件程 序去能触发日志加速器62或者日志加速器62正在相应触发操作。 一旦日志 加速器62处理一般性缓冲器63b的日志， 一般性核心单元67b反设定第二比 特。需注意的是，本发明并不限制于利用日志寄存器66的第二比特来触发曰 志加速器62 (即一般性核心单元67b)的实施方式。日志寄存器66的任意比 特都可用来触发日志加速器62。
实时核心单元67a或者一般性核心单元67b自实时缓冲器63a或者一般性 缓冲器63b获得包含就绪标志为逻辑值1的日志后，实时核心单元67a或者 一般性核心单元67b传输所述的日志至处理单元68以作进一步的处理。本实 施方式中，处理单元68可以产生相对应于接收日志的校验和，并传输校验和 至实时核心单元67a或者一般性核心单元67b。另一实施方式中，处理单元 68可以压缩与/或加密接收日志，并传输处理结果至实时核心单元67a或者一 般性核心单元67b。实时核心单元67a或者一般性核心单元67b以特定打包格 式打包处理结果(例如，具有校验和的日志，压縮日志，加密日志或者其任 意组合)。然后，实时核心单元67a或者一般性核心单元67b通过连接装置 64传输处理结果至电子装置。连接装置64可为通用异步收发机UART、通用 串行总线USB、 IEEE 1394串行接口或者类似装置。
实时核心单元67a以及一般性核心单元67b为了从实时缓冲器63a以及一 般性缓冲器63b获得日志，并传输处理结果至电子装置，则需要向仲裁器69提出请求总线控制。仲裁器69耦接至实时核心单元67a以及一般性核心单元 67b，并依据其优先等级向实时核心单元67a以及一般性核心单元67b提供总 线控制。本实施方式中，实时核心单元67a的优先等级高于一般性核心单元 67b的优先等级。在本实施方式中，当实时核心单元67a以及一般性核心单元 67b都没有占用总线65，并且实时核心单元67a与一般性核心单元67b同时 请求总线控制时，仲裁器69提供总线控制至实时核心单元67a。在另一实施 方式中，当实时核心单元67a占用总线65，并且一般性核心单元67b请求总 线控制时，直到实时核心单元67a完成全部日志传输时，仲裁器69提供总线 控制至一般性核心单元67b。在又一实施方式中，当一般性核心单元67b占用 总线65，并且实时核心单元67a请求总线控制时，直到一般性核心单元67b 完成一个一般性日志传输时，仲裁器69提供总线控制至实时核心单元67a。 在又一实施方式中，当一般性核心单元67b占用总线65，并且实时核心单元 67a请求总线控制时，仲裁器69立即中断(interrupt)—般性核心单元67b， 并且提供所述的总线控制至实时核心单元67。
在一个实施方式中，当一般性缓冲器63b无空闲缓冲空间时，软件程序 不能够写入任何新日志至一般性缓冲器63b。在另一实施方式中，当实时缓冲 器63a无空闲缓冲空间时，处理器61清除(clear)实时缓冲器63a来为新实 时日志取得空间。 一
图7为依据本发明的另一实施方式的处理系统日志的方法流程图。所述 的系统日志方法由处理器61执行。首先，在步骤S71中，处理器61执行软 件程序将实时缓冲器63a的一个实时日志或者一般性缓冲器63b的一个一般 性曰志的就绪标志设置为假或逻辑值O，以指示未完成所述的日志的储存。接 着，在步骤S72中，软件程序写入所述的实时日志或者所述的一般性日志的 长度与数据至实时缓冲器63a或者一般性日志63b。当处理器61将所述的实 时日志或者所述的一般性日志完全写入缓冲器之后，在步骤S73中，软件程 序将所述的实时日志或者所述的一般性日志的就绪标志设置为真或逻辑值1，然后，在步骤S74中，设定日志寄存器66的第一比特或者第二比特为真或逻 辑值1以触发日志加速器62。因此，当日志加速器62监测到日志寄存器66 的第一比特或者第二比特被设定为真或逻辑值l时，日志加速器62处理并传 输所述的日志至外部电子装置。
图9为依据本发明实施方式的日志传输的简要示意图。起初，日志加速 器62检测到日志寄存器66的第一比特以及第二比特被设定为真或逻辑值1， 即指示实时日志Rl(I)， R2(I), R3(I)以及一般性日志R1(N)与R2(N)已可以传 输。日志加速器依据实时日志Rl(I), R2(I) , R3(I)以及一般性日志R1(N)与 R2(N)的优先等级来连续地传输上述多个日志。在传输一般性日志R1(N)时， 日志加速器62通过检测日志寄存器66的第一比特检测到两个实时日志R4(I) 与R5(I)已可以传输，并且日志加速器62在结束传输一般性日志R1(N)之后， 传输实时日志R4(I)与R5(I)。日志加速器62结束传输实时日志R4(I)与R5(I) 之后，日志加速器62继续传输剩余的一般性日志R2(N)。在另一个实施方式 中，日志加速器62可以中断传输一般性日志R1(N)，然后传输实时日志R4(1) 与R5(1)。结束传输实时日志R4(I)与R5(I)之后，日志加速器62继续传输一般 性日志R1(N)与R2(N)的剩余部分。
任何本领域技术人员可轻易完成的改变或均等性的安排均属于本发明所 主张的范围，本发明的权利范围应以权利要求书为准。
权利要求
1. 一种处理系统日志的装置，其特征在于，所述的处理系统日志的装置包含缓冲器，用来储存日志；日志寄存器，包含一个比特；以及核心单元，耦接至所述的缓冲器以及所述的日志寄存器，当检测到所述的比特被设定为真时，传输所述的日志至外部电子装置。
2. 根据权利要求1所述处理系统日志的装置，其特征在于，所述的曰志 包含就绪标志，并且在处理器执行的软件程序将所述的日志完全写入所述的 缓冲器之后，所述的处理器执行所述的软件程序设置所述的就绪标志为真， 并且设定所述的比特为真。
3. 根据权利要求1所述处理系统日志的装置，其特征在于，所述的核心 单元有规则地监测所述的日志寄存器的所述的比特，以检测所述的比特是否 被设定为真。
4. 根据权利要求1所述处理系统日志的装置，其特征在于，所述处理系 统日志的装置更包含处理单元，自所述的核心单元接收所述的日志并且产生 相对应于所述的日志的处理结果，并且传输所述的处理结果至所述的核心单 元。
5. 根据权利要求4所述处理系统日志的装置，其特征在于，所述的处理 单元产生所述的日志的校验和，压縮所述的日志或者加密所述的日志。
6. 根据权利要求1所述处理系统日志的装置，其特征在于，所述的核心 单元反设定所述的日志寄存器的所述的比特。
7. 根据权利要求1所述处理系统日志的装置，其特征在于，所述的缓冲 器包含日志起始指针,用以指示所述的缓冲器的写入的日志的起始位置，以及 日志结束指针用来指示所述的缓冲器的最后写入的日志的下一字节。
8. 根据权利要求7所述处理系统日志的装置，其特征在于，由所述的处理器执行软件程序来判断所述的缓冲器的空闲缓冲空间是否足够用来储存新 日志，如果判断所述的缓冲器的空闲缓冲空间足够用来储存所述的新日志， 则所述的处理器产生所述的新日志并且自所述的日志结束指针指示的位置储 存所述的新日志，以及移动所述的日志结束指针至所述的新写入的日志的下 一字节。
9. 根据权利要求7所述处理系统日志的装置，其特征在于，所述的核心 单元根据所述的日志起始指针以及所述的日志结束指针来判断所述的缓冲器 是否不包含等待处理的日志，如果包含等待处理的日志，所述的核心单元自 所述的缓冲器读取日志，以及传输所述的日志至所述的外部电子装置，并且 移动所述的日志起始指针至所述的传输的日志的下一字节。
10. —种处理系统日志的装置，其特征在于，所述的处理系统日志的装置包含第一缓冲器，用来储存第一日志； 第二缓冲器，用来储存第二日志； 日志寄存器，包含第一比特以及第二比特；以及第一核心单元，耦接至所述的第一缓冲器以及所述的日志寄存器，当检 测到所述的第一比特被设定为真时，获得并传输所述的第一日志至外部电子 装置；第二核心单元，耦接至所述的第二缓冲器以及所述的日志寄存器，当检 测到所述的第二比特被设定为真时，获得并传输所述的第二日志至所述的外 部电子装置；以及仲裁器，耦接至所述的第一核心单元以及所述的第二核心单元，依据所 述的第一核心单元与所述的第二核心单元的优先等级规则决定提供总线控制 给所述的第一核心单元或者给所述的第二核心单元。
11. 根据权利要求IO所述处理系统日志的装置，其特征在于，所述的第 一核心单元自所述的第一缓冲器获得所述的第一日志之前，向所述的仲裁器请求所述的总线控制，并且所述的第二核心单元自所述的第二缓冲器获得所 述的第二日志之前，向所述的仲裁器请求所述的总线控制。
12. 根据权利要求IO所述处理系统日志的装置，其特征在于，当所述的第一缓冲器无空闲空间时，所述的第一缓冲器的日志被清空，以及当所述的 第二缓冲器无空闲空间时，处理器依据所执行的软件程序不能写入任何新日 志至所述的第二缓冲器。
13. 根据权利要求IO所述处理系统日志的装置，其特征在于，所述的第 一核心单元的优先级高于所述的第二核心单元。
14. 根据权利要求13所述处理系统日志的装置，其特征在于，当所述的第一核心单元与所述的第二核心单元都没有占用总线，并且所述的第一核心 单元与所述的第二核心单元同时请求所述的总线控制时，所述的仲裁器提供 所述的总线控制至所述的第一核心单元。
15. 根据权利要求13所述处理系统日志的装置，其特征在于，当所述的 第一核心单元占用总线，并且所述的第二核心单元请求所述的总线控制时，直到所述的第一核心单元完成全部日志传输时，所述的仲裁器提供所述的总 线至所述的第二核心单元。
16. 根据权利要求10所述处理系统日志的装置，其特征在于，当所述的 第二核心单元占用总线，并且所述的第一核心单元请求所述的总线控制时， 直到所述的第二核心单元完成第二日志传输时，所述的仲裁器提供所述的总 线控制至所述的第一核心单元。
17. 根据权利要求IO所述处理系统日志的装置，其特征在于，当所述的 第二核心单元占用总线，并且所述的第一核心单元请求所述的总线控制时， 所述的仲裁器立即中断所述的第二核心单元，并且所述的仲裁器提供所述的 总线控制至所述的第一核心单元。
18. —种处理系统日志的方法，由一电子装置的处理器执行，其特征在于， 所述的处理系统日志的方法包含写入日志至缓冲器；以及设定日志寄存器的一个比特为真，在完全写入所述的日志之后，指示所 述的电子装置的核心单元传输所述的日志至外部电子装置。
19. 根据权利要求18所述处理系统日志的方法，其特征在于，所述的写 入所述的日志至所述的缓冲器的步骤更包含写入所述的日志的就绪标志以指示所述的日志未被完全写入； 写入所述的日志的数据；以及更新所述的日志的所述的就绪标志以指示所述的日志已被完全写入。
20. 根据权利要求18所述处理系统日志的方法，其特征在于，所述的核 心单元为专属硬件电路。
21. —种处理系统日志的装置，其特征在于，所述的处理系统日志的装置 包含-缓冲器，用来储存日志； 曰志寄存器，供日志存放状态；以及核心单元，耦接至所述的缓冲器以及所述的日志寄存器，当检测到所述 的日志寄存器的日志存放状态为有日志待处理时，从所述的缓冲器读取所述 的日志，并将所述的日志传输到外部电子装置。
全文摘要
本发明提供一种处理系统日志的装置以及处理系统日志的方法。所述的装置包含缓冲器，用来储存日志；日志寄存器，包含一个比特；以及核心单元，耦接至缓冲器以及日志寄存器，当检测到所述的比特被设定为真时，传输日志至外部电子装置。本发明提供的处理系统日志的装置以及处理系统日志的方法能够增进系统日志处理性能，也可避免重要的日志被舍弃。
文档编号G06F11/14GK101482836SQ200810085839
公开日2009年7月15日 申请日期2008年3月21日 优先权日2008年1月11日
发明者张嘉洋, 林佳庆 申请人:联发科技股份有限公司