专利名称：：统计静态时序分析中减少晶粒间态样的时序库的方法
技术领域：
：本发明涉及一种集成电路(ICs)的分析，尤其涉及一种在集成电路执行统计静态时序分析的方法。
背景技术：
：静态时序分析(STA)是一种无电路模拟的计算集成电路预期时序的方法。传统上，高性能集成电路是以其操作的频率为特征。评估操作在特定速度的电路能力，需要于设计过程中能测量在很多步骤的延迟的能力。此外，必须将延迟计算并入在各个方面设计的时序最佳化器的内循环，例如于设计循环后段所执行的逻辑综合、布局(配置和布线)与适位最佳化。理论上，利用精准的电路模拟可执行这样的时序测量，但这样的方法需要大量的计算，且其费时而不实用。静态时序分析利用简化的延迟才莫型，在4交短的时间内以合理的准确性测量电路时序。STA具有不需要输入向量的优点，且具有线性于电3各尺寸的才丸行时间。传统上，制程变异已在使用所谓区域分析的STA中被;漠型化。在这方法论中，建构最佳区域(best-corner)、标称及最差区域SPICE参数组，且执行几次时序分析，而每一次使用一个区域档案。STA的每一执行因此具有确定性，其意指分析使用门的确定性延迟且忽略在下层石圭的4壬4可统计的变异。虽然这方法在过去已经成功地/使用以模型化晶粒对晶粒的变异，但其并不能够精确地模型化单一晶粒内的变异。当不间断的缩方文特4正尺寸，于单一晶粒上控制关4建性的装置参数的能力已经逐渐地变的困难。对于这些变异，使用最差区域分析因此导致非常悲观的分析结果，因其假定晶粒上的所有装置具有最差区域特征，忽略其固有的统计的变异。因此制程变异的新兴优势造成确定性STA的主要障碍，并引起对统计^争态时序分析方法的需求。一关殳来"i兌，制禾呈变异可分成晶冲立间(inter-die)变异与晶并立内(intra-die)变异。晶粒间变异是发生一晶粒至下一晶粒的变异，意指依晶圓与晶圆间及晶圓批次与晶圓批次间，于晶圓不同晶粒间，芯片上相同的装置具有不同的特征。晶粒内变异是呈现在单一芯片内装置特征的变异，意指在相同晶粒上不同位置间装置特征的变异。晶粒内变异造因于设备限制因素或制造的统计影响，例如掺杂浓度的统计变异。无"i仑如何，与传统STA相比，统计静态时序分析(SSTA)需要描绘更多库的特征，以产生有关于制程及环境参数的标称时序实体与其敏感度。库是包括有关大量电路胞的时序与逻辑数据的档案。当验证其时序时，使用结合时序实体的标称及敏感度以预料电^4争性分布。特别是，SSTA的库有三种形式。其分别是标称库、晶粒间偏移库与晶粒内偏移库。晶粒间偏移库是有关总体的制程变异。晶粒内偏移库有关局部的制程变异。在SSTA操作下，描绘更多的库将明显地花更多的时间及^兹盘空间。当在时序分析下的集成电路是非常大的且复杂时，上述时间及》兹盘空间用量的问题将变的更严重。如此，需要一种减少所需特征化的库的ft量以于复杂集成电^各4丸4亍SSTA的方法。
发明内容鉴于前述，本发明提供一种在集成电路(IC)执行静态分析的方法。上述方法包括于集成电路的预定操作期间，识别集成电路中的多个开启装置；只选择多个开启装置的库；以及只使用所选择的库，计算集成电^各的时间延迟。其中，用于计算时间延迟的库的数量是减少的。本发明实施的结构与方法连同其附加目的及优点，当伴随示意图研读，通过以下特定具体实施例的描述将能更加了解。图l显示具有统计变异的电^各的时间延迟正常分布图。图2为用以说明本发明减少库的方法的反相器示意图。图3为用以-说明本发明减少库的方法的反和(NAND)逻l專门示意图。图4为用以说明本发明减少库的方法的复杂胞示意图。图5为用以i兌明本发明减少库的方法步艰《的流考呈图。所附示意图为形成i兌明书的一部分，且用以i兌明本发明某些观j点。通过参照非限制性的示范性实施例及示意图，将更易了解本发明及各元件的说明与系统4喿作，且在各图中，类似的参考标号代表相同的元件。通过参考一个或多个示意图并结合以下详细i兌明，可较易了解本发明。在此需注意，示意图中的各特征并未依比例绘示。具体实施例方式以下将提供一种减少集成电路静态分析的时序库的方法的详细i兌明。图1所示为具有统计变异的电路时间延迟的正常分布。由于制程变异，相同电路的时间延迟可随晶粒5lj晶粒间以及晶粒内而产生变异。此随晶粒到晶粒间与晶粒内的变异也分别被称之为总体变异与局部变异。统计上，这些变异具有正常分布，即落在标称延迟Dnom的时间延迟D的才几率最高。在三倍的标准偏差(a)时，机率接近为零。此机率为钟形分布。，支设有五个总体主成分分析(PCAs)与五个局部主成分分析(PCAs),表示在某项技术节点中(例如65nm)标准胞的主要制程参数，则时间延迟D可表示如下式l:D=D,+Kg!A!+Kg2A2+Kg3A3+Kg4A4+Kg5A5+K"Bi+K。B2+K/3B3+K,4B4+K/5B5(式1)其中，爿广A是总体PCAs，5广55是局部PCAs，Ag广^5是总体敏感度，及a〃&5是局部敏感度。然后lx,4表示总体变异的总和，且^>,,表示局部变异的总和。一般而言，根据式1计算时间延迟D所需库的数量N可概述如下N=HO+HIH朋H。+H2H/pH。(式2)其中，H0=1为4又需一个标称库，HI由晶;粒间的壽丈感度所决定，H2由晶粒内的敏感度所决定，/7^是总体PCAs的数量，"p是局部PCAs的凄史量，//CT=2指对+/-3a而言需要两个库。本发明系处理晶粒内的壽文感度数H2，并设Hl:l,且如先前所假设7/^=///p=5。以下表1概述无关本发明的数值。表1<table>tableseeoriginaldocumentpage8</column></row><table>在随后的段落中，将以特定的胞，说明如何减少晶粒内的敏感度H2，以及如何减少根据式1计算时间延迟D所需库的数量。图2是根据本发明的一实施例，以反相器200示意图说明减少库的方法。反相器200具有两个装置，即一PMOS晶体管210与一NMOS晶体管220。当反相器200的输入转至逻辑LOW状态，反相器200的输出才立至逻辑HIGH状态，或反相器200系处于上升梯:作。相反地，当输入转至逻辑HIGH状态，输出拉至逻辑LOW状态，或反相器200系处于下降操作。已知不论是上升操作或下降操作，都需要计算两装置210与220。因此，晶粒内的敏感度数量H2-2。然后由式2获得N=31。当结合上升操作及下降操作两者，将有62个库需要计算。特别是，于上升操作期间，仅有PMOS晶体管210是开启，而NMOS晶体管220是关闭，其在反相器200的延迟上，理论上仅有些孩i或无影响。因此，本发明提出4又计算"on"PMOS晶体管210的库，以致晶粒内的敏感度数量H24。然后对于上升操作，由式2获得N二21。对于下降操作，同样地晶粒内的敏感度数H2可通过仅计算"on"NMOS晶体管220而减少为1。因此才艮据本发明的实施例需要计算库的总凄丈量变成42,比已知方法的62有显著的减少。图3是反和(NAND)逻辑门300示意图，以说明本发明一实施例的减少库的方法。反和逻辑门300具有四个晶体管，即两个PMOS晶体管310与320,以及两个NMOS晶体管330与340。已知方法是对于上升操作及下降操作两者计算四个晶体管，其中对于每一操作，由式2可获得51。因此已知方法的库总数量系为102。类似于反相器200，于上升操作期间，只有一个PMOS晶体管310或320是开启，因此，H2=l，且由式2获得N-21。于下降梯:作期间，两个NMOS晶体管330与340是"on"，因此，H2=2，且由式2获得N=31。因此根据本发明的实施例需要计算的库总数量变成52,比已知方法的102有显著的减少。图4是结构复杂胞400示意图，以说明本发明的一实施例减少库的方法。结构复杂胞400逻辑上以两个非和(NAND)逻辑门410与420，及一个非或(NOR)逻辑门430所表示。其是由12个分开的晶体管(未图示)构成。下降操作只需要一个NMOS晶体管及一个PMOS晶体管(未图示)成为"on"，上升揭:作则两个NMOS晶体管及两个PMOS晶体管成为"on"。已《p方法需要计算所有12个晶体管，或H242，且对于两上升操作与下降操作两者，由式2获得N431。但是根据本发明的一实施例，对于下降操作，H2=2,而对于上升才喿作，H2=4，因此对于下降4喿作，由式2获得N二31，而对于上升才喿作，由式2获得N二51。因此，根据本发明的实施例需要计算的库总凄史量变成82，比已知方法的262有显著的减少。图5是说明本发明的一实施例减少库的方法步骤的流程图。流程图是本发明的一实施例描述在上述的范例的总结。减少库的方法始于步骤510,于一预定操作期间，识别已知电路中的"开启"装置。预定才喿作可以是已知电^各的^r出的上升或下降。在"i午多案例中，亦识别预定操作的开启装置的最小数量，以获得最差区域时间延迟评估。然后，于步骤520中，只选择那些"开启，，装置，以于步骤530的已知电路时间延迟的计算中4吏用。在已知电3各时间延迟上，那些"Off"装置具有非常些樣i影响，因此，其在时间延迟的计算中可4皮忽略。如此一来，需要计算的库总数量可显著地减少。虽然时间延迟计算纟皮用以描述本发明，^f旦本领域冲支术人员可体会本发明减少库的方法可被应用到只要是以那些"开启"装置决定所需参数的其它计算。上述说明提供很多不同具体实施例或执行不同发明特征的具体实施例。描述特定实施例的组件及程序以帮助理清本发明。当然，这些仅仅是具体实施例，并不是意图限制描述于权利要求书的本发明。本领域l支术人员皆应该了解，前述或其它未脱离本发明所揭示并青神下的改变形式和详尽描述皆包含在内。因此本发明并未局限于所揭露的形式及详细的讨i仑与"i兌明中，均应包含在所附4又利要求书所揭示的范围内。附图组件符号说明标称延迟Dnom时间延迟D反相器200PMOS晶体管210、310、320NMOS晶体管220、330、340反和逻辑门300结构复杂月包400和逻4專门410、420非或逻l專门430步艰《510、520、530。权利要求1.一种在集成电路执行静态分析的方法，所述方法包括以下步骤于所述集成电路的一预定操作期间，识别所述集成电路中的多个开启装置；只选择所述多个开启装置的库；以及只使用所选择的库，计算所述集成电路的至少一个参数。2.根据权利要求1所述的方法，其中所述静态分析为一统计静态时序分析。3.根据权利要求2所述的方法，其中所述至少一个电路参数为一时间延迟参数。4.根据权利要求3所述的方法，其中所选择的库至少包括所述开启装置的时序及逻辑信息。5.根据权利要求2所述的方法，其中所述统计静态时岸分析反映出晶粒内变异。6.根据权利要求2所述的方法，其中所述统计静态时序分析反映出晶粒间变异。7.根据权利要求3所述的方法，其中所述识别包括在特定操作期间识别所述开启装置的最小量，其中时间延迟为一最差模拟环境。8.—种在集成电鴻4丸4于静态分对斤的方法，所述方法包括以下步骤于所述集成电^^的一预定4喿作期间，识别所述集成电蹈^中的多个开启装置；只选冲奪所述多个开启装置的库；以及只使用所选4奪的库，计算所述集成电3各的一时间延迟。9.根据权利要求8所述的方法，其中所述静态分析为一统计静态时序分析。10.根据权利要求9所述的方法，其中所选择的库至少包括所述开启装置的时序及逻辑信息。11.一种在集成电游4丸4于静态分才斤的方法，所述方法包4舌以下步骤于所述集成电路的一预定操作期间，识别所述集成电路中的多个开启装置，其中所述预定操作期间产生最差的结果；只选择所述多个开启装置的库；以及只使用所选择的库，计算所述集成电路的至少一个参数。12.根据权利要求11所述的方法，其中所述静态分析为一统计静态时序分斗斤。13.根据权利要求12所述的方法，其中所述至少一个电路参数为一时间延迟参凄史。全文摘要本发明涉及一种在集成电路(IC)执行统计静态时序分析的方法，其包括于集成电路的一预定操作期间，识别集成电路中的多个开启装置；只选择多个开启装置的库；以及只使用所选择的库，计算集成电路的时间延迟。其中，用以计算时间延迟的库的数量是减少的。文档编号G06F17/50GK101359345SQ20081012687公开日2009年2月4日申请日期2008年7月10日优先权日2007年7月13日发明者刘潮权,张思嘉,黄行健申请人:台湾积体电路制造股份有限公司