数据存储系统、数据恢复系统、数据存储方法和数据恢复方法

专利名称：数据存储系统、数据恢复系统、数据存储方法和数据恢复方法
技术领域：
本发明涉及用于执行数据存储处理的数据存储系统和数据存储方法，还 涉及用于执行数据恢复处理的数据恢复系统和数据恢复方法。
背景技术：
为了减少系统LSI的功耗，切断对不需要操作的功能模块的供电的技术 是可用的。根据这种技术，为了保证在再次供电后的正常操作，功能冲莫块中 的必需数据被暂时存储，并且，当操作恢复时，所述数据被恢复到该功能模 块中。通常，利用DMA控制器(DMAC)存储和恢复所述数据。
图15是显示利用DMAC存储和恢复数据的系统的框图。根据图15所示 系统，为了存储数据，CPU 1002预先进行DMAC 1001的传输设置，并且， 所述DMAC 1001从功能块中读取要被存储的数据，并将该数据写入存储器 1000。
为了减少存储上述数据的功耗，专利文件1中公开的一种系统LSI降低 数据存储的时钟频率。图16是显示在专利文件1中公开的系统LSI的框图。 图16所示的系统LSI包括用于对高速时钟分频并产生低速时钟的分频器 2005、和用于选择所述时钟之一的选择器。所述系统LSI在常规模式中工作 于高速时钟；当进行到低功耗模式的变换时，时钟/人高速时钟切换成^f氐速时 钟，并且利用低速时钟存储数据，然后切断供电。当进行到常规模式的变换 时，重新开始供电，并且，数据被恢复，然后，时钟从低速切换成高速时钟。 这样，利用低速时钟存储数据，因此减少了功耗。
专利文件1: JP-2006-323469A

发明内容
所述发明将解决的问题
在上述图16所示的系统LSI中，对每个功能块的供电直到数据存储完成 才会被切断。这样，虽然利用低速时钟存储所述数据，但为了存储数据而改变时钟速度以及数据被存储时的功耗不能被根本性地减少。如果存储数据花 费很长时间，则功耗增加。而且，如果需要数据存储的功能块的数量很大， 则功耗增加。
本发明的目的是提供数据存储系统，其能够减小当对功能块的供电被 切断时执行的数据存储处理中的功耗；以及数据恢复系统，其能够减小当对 功能块的供电重新开始时在数据恢复处理执行中的功耗；以及数据存储方法 和一种数据恢复方法。 解决所述问题的方法
技术领域：
本发明提供了一种数据存储系统，包括至少一个功能块，其具有要存 储的存储数据；存储部分，用于存储从所述功能块传输的存储数据；具有预 定比特数的比特宽度的总线，其中，连接所述功能块和所述存储部分；以及 控制器，用于当要将所述存储数据从所述功能块传输到所述存储部分时，发 送存储时段时钟到所述功能块和所述存储部分，其中，所述功能块包括用 于保留所述存储数据的第一数据保留部分；以及第一存储处理控制器，用于 与所述存储时段时钟同步地，在所述总线的比特宽度内，从第一数据保留部 分一次读取预定比特数的所述存储数据，并发送所读取的存储数据到被分配 给每个功能块的所述总线的线路，并且，其中，所述存储部分包括第二数 据保留部分，用于保留通过所述总线从所述功能块传输的存储数据；以及第 二存储处理控制器，用于与所述存储时段时钟同步地，从所述总线读取所述 存储数据，并将所读取的存储数据存储到第二数据保留部分。
本发明还提供了一种数据恢复系统，其包括至少一个功能块；存储部 分，用于存储所述功能块恢复操作所需的恢复数据；具有预定比特数的比特 宽度的总线，其中，连接所述功能块和所述存储部分；以及控制器，用于当 要将存储在所述存储部分中的所述恢复数据传输到所述功能块时，发送恢复 时段时钟到所述功能块和所述存储部分，其中，所述存储部分包括用于保 留所述恢复数据的第一数据保留部分；以及第一恢复处理控制器，用于与所 述恢复时段时钟同步地，从第一数据保留部分读取所述恢复数据，并发送所 读取的恢复数据到被分配给每个功能块的所述总线的线路，并且，其中，所 述功能块包括第二数据保留部分，用于保留通过所述总线从所述存储部分 传输的恢复数据；以及第二恢复处理控制器，用于与所述恢复时段时钟同步 地，从被分配给每个功能块的所述总线的预定线路一次读取预定比特数的所述恢复数据，并将所读取的恢复数据存储在第二数据保留部分中。
本发明提供了 一种由数据存储系统执行的数据存储方法，该数据存储系
统包括至少一个功能块，其具有要存储的存储数据；存储部分，用于存储 从所述功能块传输的存储数据；具有预定比特数的比特宽度的总线，其中， 连接所述功能块和所述存储部分；以及控制器，用于当要将所述存储数据从 所述功能块传输到所述存储部分时，发送存储时段时钟到所述功能块和所述 存储部分，其中，所述数据存储方法包括所述控制器向所述功能块和所述 存储部分发送所述存储时段时钟；所述功能块与所述存储时段时钟同步地， 在所述总线的比特宽度内，将预定比特数的所述存储数据一次发送到被分配 给每个功能块的所述总线的线路；以及所述存储部分与所述存储时段时钟同 步地，从所述总线读取所述存储数据，并存储所读取的存储数据。
此外，本发明还提供了一种由数据恢复系统执行的数据恢复方法，该数 据恢复系统包括至少一个功能块；存储部分，用于存储所述功能块恢复操 作所需的恢复数据；具有预定比特数的比特宽度的总线，其中，连接所述功 能块和所述存储部分；以及控制器，用于当要将存储在所述存储部分中的所 述恢复数据传输到所述功能块时，发送恢复时段时钟到所述功能块和所述存 储部分，其中，所述数据恢复方法包括所述控制器发送所述恢复时段时钟 到所述功能块和所述存储部分；所述存储部分与所述恢复时l殳时钟同步地， 将所述恢复数据发送到被分配给每个功能块的所述总线的线路；以及所述功 能块与所述恢复时段时钟同步地，从被分配给每个功能块的所述总线的预定 线路一次读取预定比特数的所述恢复数据，并存储所读取的恢复数据。 本发明的优势
根据本发明所述数据存储系统、数据恢复系统、数据存储方法和数据恢 复方法，快速地执行数据存储和数据恢复，使得能够减小当对功能块的供电 被切断时执行的数据存储处理中的功耗、以及当对功能块的供电重新开始时 在数据恢复处理执行中的功耗。


图1是用以显示根据本发明第一实施例的数据传输系统的框图。 图2是当第一实施例中的数据传输系统执行(a)数据存储处理和(b) 数据恢复处理时的时序图。
8图3是用以显示根据本发明第二实施例的数据传输系统的框图。
图4是当第二实施例中的数据传输系统执行(a)数据存储处理和(b)
数据恢复处理时的时序图。
图5是用以显示根据本发明第三实施例的数据传输系统的框图。
图6是当第三实施例中的数据传输系统执行(a)数据存储处理和(b)
凄t据恢复处理时的时序图。
图7是用以显示根据本发明第四实施例的数据存储系统的框图。
图8是当第四实施例中的数据存储系统执行数据存储处理时的时序图。
图9是用以显示根据本发明第五实施例的数据恢复系统的框图。
图10是当第五实施例中的数据恢复系统执行数据恢复处理时的时序图。
图11是用以显示根据本发明第六实施例的数据存储系统的框图。
图12是当第六实施例中的数据存储系统执行数据存储处理时的时序图。
图13是用以显示根据本发明第七实施例的数据恢复系统的框图。
图14是当第七实施例中的数据恢复系统执行数据恢复处理时的时序图。
图15是用以显示利用DMAC存储和恢复数据的系统的框图。
图16是用以显示在专利文件1中提到的系统LSI的框图。
附图标号说明
10， 11 时钟控制器
20A-20D, 21A-21D 功能块
201A-201D, 211A-211D 数据保留部分
202A-202D, 212A-212D 存储处理控制器
203A-203D， 213A-213D 恢复处理控制器
3 总线
40 存储部分
401 存储处理控制器
402恢复处理控制器
403 数据保留部分
7 比特宽度^:定部分
101， 201 时钟产生源
102存储控制器103, 203 总线
107存储处理设置部分
120A-120D, 220A-220D, 320A-320D， 420A-420D 功能块
121A-121D， 221A-221D， 321A-321D, 421A-421D数据保留部分
122A-122D， 322A-322D 存4诸处理控制器
123 A-123D存储处理设置部分
140， 240 存储部分
141存储处理控制器
142, 242数据保留部分
202恢复控制器
207 恢复处理i更置部分
222A-222D, 422A-422D 恢复处理4空制器
223A-223D 恢复处理i殳置部分
241 恢复处理控制器
1000存储器
1001 DMAC
1002 CPU
1003 总线 1004A-1004D 功能块
2000 ROM
2001 RAM
2002 CPU
2003 SIO
2004 外部存储部分
2005 分频器
2006 SEL
2007 OR
2008 中断监测电3各
2009 FF
具体实施方式
参考附图，下面将给出关于本发明的实施例的描述。 [第一实施例]
图1是用以显示根据本发明第一实施例的数据传输系统的框图。如图1
所示，安装在系统LSI上的第一实施例的数据传输系统包括时钟控制器10, 功能块20A-20D,总线3和存储部分40。所述功能块20A-20D具有数据保留 部分201A-201D,存储处理控制器202A-202D、以及恢复处理控制器 203A-203D。所述存储部分40具有存储处理控制器401 、恢复处理控制器402、 数据保留部分403。在图1示例中，所述存储部分40具有一个数据保留部分 403，但其可能具有多个数据保留部分403。
在该实施例中，显示了以下情况时钟控制器IO被用作控制器的示例。 显示了以下情况功能块20A-20D分别具有的数据保留部分201A-201D被用 作第二数据保留部分的示例。显示了以下情况功能块20A-20D分别具有的 存储处理控制器202A-202D被用作第一存储处理控制器的示例。显示了以下 情况功能块20A-20D分别具有的恢复处理控制器203A-203D被用作第二恢 复处理控制器的示例。显示了以下情况存储部分40具有的数据保留部分 403被用作第一数据保留部分的示例。显示了以下情况存储部分40具有的 存储处理控制器401被用作第二存储处理控制器的示例。此外，显示了以下 情况存储部分40具有的恢复处理控制器402被用作第一恢复处理控制器的 示例。
当执行数据存储处理时，时钟控制器10向功能块20A-20D和存储部分 40发送存储时钟6。在该实施例中，存储时钟6被用作存储时段时钟的示例。 当执行数据恢复处理时，时钟控制器10向功能块20A-20D和存储部分40发 送恢复时钟5。恢复时钟5被用作恢复时段时钟的示例。
功能块20A-20D具有的每个数据保留部分201A-201D是寄存器等的记录 介质。当不需要操作的功能块供电被切断时，数据保留部分201A-201D将需 要被存储的数据(以下简称"存储数据，，)存储在存储部分40。当从时钟控 制器10发送存储时钟6时，功能块20A-20D具有的存储处理控制器 202A-202D与存储时钟6同步地，从数据保留部分201A-201D —次读取存储 数据预定比特数，并发送所述数据到分配给功能块的总线3的线路。当恢复 时钟5被时钟控制器10发送时，功能块20A-20D具有的恢复处理控制器 203A-203D与恢复时钟5同步地，从分配给功能块的总线3线路中一次读:f又存储数据预定比特数，并将所述数据写入数据保留部分201A-201D。
总线3是连接到功能块20A-20D和存储部分40、且具有32比特的比特 宽度的数据传输总线。当执行数据存储处理或数据恢复处理时，总线3的第 0到第7比特的线路的8比特被分配给功能块20A,第8到第15比特的线路 的8比特被分配给功能块20B,第16到第23比特的线路的8比特被分配给 功能块20C,并且，第24到第31比特的线路的8比特被分配给功能块20D。 存储部分40具有的数据保留部分403是非易失性记录介质。通过总线3 从功能块20A-20D按顺序发送的所述32比特存储数据被存储在数据保留部 分403。当从时钟控制器10发送存储时钟6时，存储部分40具有的存储处 理控制器401与存储时钟6同步地，将在总线3上传输的所述32比特存储数 据按顺序写入数据保留部分403。当从时钟控制器10发送恢复时钟5时，存 储部分40具有的恢复处理控制器402与恢复时钟5同步地，从数据保留部分 403 —次32比特地读取被存储处理控制器401写入的存储数据，并将所述存 储数据发送到总线3。
图2是当第一实施例的数据传输系统执行(a)数据存储处理和(b)数 据恢复处理时的时序图。下面将介绍由第一实施例的数据传输系统执行的数 据存储处理当时钟控制器IO确定执行数据存储处理时，时钟控制器向功能 块20A-20D和存储部分40发送存储时钟6。检测到存储时钟6的功能块 20A-20D的存储处理控制器202A-202D与存储时钟6同步地，分别从数据保 留部分201A-201D按顺序并行地读取8比特存储数据，并将所述存储数据发 送给总线3。检测到存储时钟6的存储部分40的存储处理控制器401设置用 于允许或禁止向数据保留部分403写入的写使能信号，用于使能(即，允许) 并与存储时钟6同步地将按顺序从总线3接收的所述32比特存储数据写入数 据保留部分403。
接下来，将介绍由第一实施例的数据传输系统执行的数据恢复处理。当 时钟控制器10确定执行数据恢复处理时，时钟控制器10向功能块20A-20D 和存储部分40发送恢复时钟5。；险测到恢复时钟5的存储部分40的恢复处 理控制器402设置用于允许或禁止从数据保留部分403读取数据的读使能信 号，用于使能(即允许)并与恢复时钟5同步地一次32比特从数据保留部分 403读取存储数据，并向总线3发送所述存储数据。检测到恢复时钟5的功 能块20A-20D的恢复处理控制器203A-203D与恢复时钟5同步地，按顺序读取在总线3上传输的数据，并将所述数据写入数据保留部分201A-201D。
如上所述，根据所述实施例的数据传输系统，没有分别提供新的存储处 理专用总线和新的恢复处理专用总线，同时，存储时钟和恢复时钟被发送到 每个连接到总线3的功能块。用于常规传输的总线3被用作存储处理专用总 线和恢复处理专用总线。将存储数据通过总线3从每个功能块直接发送到存 储部分40，据此，数据存储处理被执行，同样地，将恢复数据从存储部分40 通过总线3直接发送到每个功能块，据此，数据恢复处理被执行。这样，目 前要求的传输设置等的处理都不被执行，且功能块和存储部分40之间的数据 传输在没有任何其他DMAC等功能块干涉的情况下执行，使得与传统的处理 相比，数据存储和数据恢复被快速执行。快速执行数据存储和数据恢复，且 先前要求的处理和功能块与存储部分40之间的数据传输被筒化，使得在数据 存储和数据恢复中的功耗降低了 。
根据该实施例的数据传输系统，如果存在超过一个用于执行数据存储处 理或数据恢复处理的功能块，则每个功能块的数据传输处理或数据恢复处理 将并行执行，这样，执行数据存储处理时功能块间的切换开销不存在。因此， 快速地执行数据存储或数据恢复。因此，如果存在超过一个用于执行数据存 储处理或数据恢复处理的功能块，则快速地执行数据存储和数据恢复，使得 在数据存储和数据恢复中的功耗降低了 。 [第二实施例]
图3是用以显示本发明第二实施例中的数据传输系统的框图。第二实施 例的数据传输系统与第 一 实施例中的数据传输系统的不同之处在于其包含 比特宽度设置部分7。另夕卜，第二实施例的数据传输系统包括功能块21A-21D 以取代功能块20A-20D。其他点与第一实施例相似，在图3中用相同的附图 标号表示与图l所示的部件共同的部件，并将不再重复介绍。
在第二实施例中，显示了以下情况比特宽度设置部分7被用作总线分 配设置部分的示例。显示了以下情况功能块21A-21D分别具有的数据保留 部分211A-211D被用作第一数据保留部分和第二数据保留部分的示例；功能 块21A-21D分别具有的存储处理控制器212A-212D被用作第一存储处理控制 器的示例。显示了以下情况功能块21A-21D分别具有的恢复处理控制器 213A-213D被用作第二恢复处理控制器的示例。
比特宽度设置部分7设置当执行数据存储处理和数据恢复处理时、在功能块21A-21D和存储部分40之间传输数据的总线3上对每个功能块的比 特宽度分配。也就是，对于每个功能块，比特宽度设置部分7设置由每个 功能块的存储处理控制器按存储时钟6的每个时钟周期发送到总线3上的存 储数据的比特数；以及由每个功能块的恢复处理控制器按恢复时钟5的每个 时钟周期从总线3读取的存储数据的比特数。
对每个功能块的比特宽度的分配由比特宽度分配信息唯一地确定。例如， 如果比特宽度i殳置信息为"1",则总线3的第0到第15比特的线路的16比 特被分配给功能块21A，第16到第23比特的8比特被分配给功能块21B, 第24到第28比特的4比特被分配给功能块21C,第29到第31比特的4比 特被分配给功能块21D。
所述实施例的功能块21A-21D具有数据保留部分211A-211D、存储处理 控制器212A-212D和恢复处理控制器213A-213D。每个数据保留部分 211A-211D是寄存器等的记录介质。数据保留部分211A-211D存储当供电被 切断时需要被存储到存储部分40的数据(存储数据)。当从时钟控制器10发 送存储时钟6时，存储处理控制器212A-212D从比特宽度设置部分7读取比 特宽度设置信息，并与存储时钟6同步地，从数据保留部分211A-211D—次 读取与比特宽度设置信息相应的比特数一样多的比特的存储数据，并将所述 数据发送到分配给功能块的总线3的线路上。当从时钟控制器IO发送恢复时 钟5时，恢复处理控制器213A-213D从比特宽度设置部分7读取比特宽度设 置信息，并与恢复时钟5同步地，从分配给功能块的总线3的线路一次读取 与比特宽度设置信息相应的比特数一样多的比特的存储数据，并将所述数据 写入数据保留部分211A-211D。
总线3是连接功能块21A-21D和存储部分40的具有32比特宽度的数据 传输总线。当执行数据存储处理和数据恢复处理时，按照比特宽度设置部分 7设置的比特宽度设置信息，总线3的32比特宽度的一部分被分配给功能块 21A,另一部分被分配给功能块21B,另一部分被分配给功能块21C,另一部 分被分配给功能块21D。
图4是当第二实施例的数据传输系统执行(a)数据存储处理和(b)数 据恢复处理的时序图。下面将介绍由第二实施例的数据传输系统执行的数据 存储处理在数据存储处理被执行前，在比特宽度设置部分7中，设置对于 每个功能块的总线3的比特宽度分配。当时钟控制器IO确定执行数据存储处理时，时钟控制器10向功能块21A-21D和存储部分40发送存储时钟6。检 测到存储时钟6的功能块21A-21D的存储处理控制器212A-212D从比特宽度 设置部分7读取比特宽度设置信息，并与存储时钟6同步地，分别从数据保 留部分211A-211D并行顺序地读取与比特宽度设置信息相应的比特数一样多 的比特的存储数据，并将所述存储数据发送到总线3。在如图4 (a)所示的 示例中，存储处理控制器212A-212D分别从数据保留部分211A顺序读取16 比特数据，从数据保留部分211B顺序读取8比特数据，从数据保留部分211C 顺序读取4比特数据，并从数据保留部分211D顺序读取4比特数据。检测到 存储时钟6的存储部分40的存储处理控制器401设置用于允许或禁止向数据 保留部分403写入的写使能信号，用于使能(即，允许)并与存储时钟6同 步地向数据保留部分403写入从总线3按顺序接收到的所述32比特存储数 据。
下面将介绍由第二实施例的数据传输系统执行的数据恢复处理。当时钟 控制器10确定执行数据恢复处理时，时钟控制器10向功能块21A-21D和存 储部分40发送恢复时钟5。检测到恢复时钟5的存储部分40的恢复处理控 制器402设置用于允许或禁止从数据保留部分403读取数据的读使能信号， 用于使能(即，允许)并与恢复时钟5同步地从数据保留部分403 —次32比 特地读取存储数据，并将所述存储数据发送到总线3。检测到恢复时钟5的 功能块21A-21D的恢复处理控制器213A-213D从比特宽度设置部分7读取比 特宽度设置信息，并与恢复时钟5同步地，顺序地读取在总线3上传输的数 据之中的与比特宽度设置信息相应的比特数一样多的比特的数据，并将所述 数据写入数据保留部分211A-211D。如图4 (b)所示的示例中，恢复处理控 制器213A-213D分别向数据保留部分211A写入总线3的第O到第15比特的 16比特数据，向数据保留部分211B写入第16到第23比特的8比特数据， 向数据保留部分211C写入第24到第28比特的4比特数据，向数据保留部分 211D写入第29到第31比特的4比特数据。
如上所述，才艮据该实施例的数据传输系统，分配给每个功能块的总线3 上的比特宽度可以根据功能块的存储数据的大小作出调整。因此，如果存储 数据的大小在功能块之间变化，则可以进行设置，使得两个或更多功能块的 数据存储和数据恢复需要的时间变得最短。
在该实施例中，在比特宽度设置部分7中，按照比特宽度设置信息(见段落
,第8页第2自然段)设置用于每个功能块的总线3上的比特宽度， 但可为每个功能块直接设置比特宽度，而不使用比特宽度设置信息。 [第三实施例]
图5是用以显示本发明第三实施例的数据传输系统的框图。第三实施例 的数据传输系统与第一实施例的数据传输系统的不同在于其包含时钟控制 器11以取代时钟控制器10。其他点与第一实施例相似，因此，在图5中用 相同的附图标号表示与图l所示的部件共同的部件，将不再重复介绍。
在第一实施例中，将公共存储时钟6和公共恢复时钟5从时钟控制器10 发送到功能块20A-20D和存储部分40;而在第三实施例中，^皮发送到功能块 20A和20B的存储时钟60和恢复时钟50、 ^皮发送到功能块20C和20D的存 储时钟61和恢复时钟51、以及被发送到存储部分40的存储时钟62和恢复 时钟52彼此不同。也就是，当执行数据存储处理时，该实施例的时钟控制器 11将存储时钟60发送到功能块20A和20B,将存储时钟61发送到功能块20C 和20D，将存储时钟62发送到存储部分40。存储时钟60的发送时刻和存储 时钟61的发送时刻不同，且一个存储时钟的发送时刻与另一个存储时钟的发 送时刻不重叠。但是，在存储时钟60和存储时钟61的发送时间期间发送存 储时钟62。当执行数据恢复处理时，该实施例的时钟控制器11将恢复时钟 50发送给功能块20A和20B，将恢复时钟51发送给功能块20C和20D,并 将恢复时钟52发送给存储部分40。恢复时钟50的发送时刻和恢复时钟51 的发送时刻不同，且一个恢复时钟的发送时刻与另 一个恢复时钟的发送时刻 不重叠。但是，恢复时钟52在恢复时钟50的发送时间和恢复时钟51的发送 时间期间被发送。
每个功能块20A-20D和存储部分40以与第一实施例相似的方式，响应 于所发送的存储时钟或恢复时钟而操作。也就是，当检测到存储时钟60或恢 复时钟50时，功能块20A和20B执行与第一实施例相似的操作，当检测到 存储时钟61或恢复时钟51时，功能块20C和20D执行与第一实施例相似的 操作，当检测到存储时钟62或恢复时钟52时，存储部分40执行与第一实施 例相似的操作。
当在第三实施例中执行数据存储处理和数据恢复处理时，总线3的线路 上的第0到第15比特的16比特被分配给功能块20A和20B的每个，线路上 的第16到第31比特的16比特被分配给功能块20C和20D的每个。图6是当第三实施例的数据传输系统执行(a)数据存储处理和(b)数 据恢复处理的时序图。下面将介绍由第三实施例的数据传输系统执行的数据 存储处理。当时钟控制器11确定执行数据存储处理时，时钟控制器ll向功 能块20A和20B发送存储时钟60，向存储部分40发送存储时钟62。；险测到 存储时钟60的功能块20A和20B的存储处理控制器202A和202B与存储时 钟60同步地，分别从数据保留部分201A和201B并行地按顺序读耳又16比特 存储数据和16比特存储数据，并将所述存储数据发送到总线3。检测到存储 时钟62的存储部分40的存储处理控制器401设置用于允许或禁止向数据保 留部分403写入数据的写使能信号，用于使能(即，允许)并与存储时钟62 同步地向数据保留部分403写入从总线3按顺序接收到的32比特存储数据。
在功能块20A和20B完成数据存储后，时钟控制器11停止向功能块20A 和20B发送存储时钟60,并且，之后立即向功能块20C和20D发送存储时 钟61 。虽然已停止向功能块20A和20B发送存储时钟60,但还在继续向存 储部分40发送存储时钟62。检测到存储时钟61的功能块20C和20D的存储 处理控制器202C和202D与存储时钟61同步地，分别从数据保留部分201C 和201D按顺序并行读取16比特存储数据，并将所述存储数据发送到总线3。 存储部分40的存储处理控制器401保留对存储时钟62的检测，并由此，在 写使能信号被设置为有效的情况下，与存储时钟62同步地将从总线3按顺序 接收到的32比特存储数据写入数据保留部分403。
下面将介绍第三实施例的数据传输系统执行的数据恢复处理。当时钟控 制器11确定执行数据恢复处理时，时钟控制器11向功能块20A和20B发送 恢复时钟50,并向存储部分40发送恢复时钟52。检测到恢复时钟52的存储 部分40具有的恢复处理控制器402设置用于允许或禁止从数据保留部分403 读取数据的读使能信号，用于使能(即，允许)并与恢复时钟52同步地从数 据保留部分403 —次32比特地读取存储数据，并将所述存储数据发送到总线 3。检测到恢复时钟50的功能块20A和20B的恢复处理控制器203A和203B 与恢复时钟50同步地，按顺序读取在总线3上传输的数据，并分别将16比 特数据和16比特数据写入数据保留部分201A和201B。
在功能块20A和20B完成数据恢复后，时钟控制器11停止向功能块20A 和20B发送恢复时钟50,并且，之后立即向功能块20C和20D发送恢复时 钟51。虽然已停止向功能块20A和20B发送恢复时钟50，但还在继续向存储部分40发送恢复时钟52。存储部分40具有的存储处理控制器401保留对 恢复时钟52的纟企测，并在读使能信号^皮设置为有效的情况下，与恢复时钟 52同步地，从数据保留部分403 —次32比特地读取存储数据，并将所述存 储数据发送到总线3。检测到恢复时钟51的功能块20C和20D的恢复处理控 制器203C和203D与恢复时钟51同步地，按顺序读取在总线3上传输的数 据，并分别将16比特数据和16比特数据写入数据保留部分201C和201D。
如上所述，根据所述实施例的数据传输系统，如果存在多于一个用于执 行数据存储处理或数据恢复处理的功能块，且由每个功能块一次发送的存储 数据的总比特数超过总线3的比特宽度，则为每个功能块、或为一些功能块 的每个执行数据存储或数据恢复。如果由每个功能块的存储处理控制器发送 到总线3的比特数、或由恢复处理控制器从总线3读取的比特数很大，则可 以为每个功能块或一些功能块的每个按顺序执行数据存储或数据恢复。
图7是用以显示本发明第四实施例的数据存储系统的框图。如图7所示， 安装在系统LSI上的第四实施例的数据存储系统包括时钟发生源101、存储 控制器102、功能块120A-120D、总线103和存储部分140。功能块120A-120D 具有数据保留部分121A-121D、存储处理控制器122A-122D以及存储处理设 置部分123A-123D。存储部分140具有存储处理控制器141和数据保留部分 142。在图7所示的示例中，存储部分140具有一个数据保留部分142，但其 可以具有多个数据保留部分142。
在该实施例中，显示了以下情况时钟发生源101和存储控制器102被 用作控制器的示例。显示了以下情况功能块120A-120D分别具有的数据保 留部分121A-121D被用作第一数据保留部分的示例。显示了以下情况功能 块120A-120D分别具有的存储处理控制器122A-122D被用作第一存储处理控 制器的示例。显示了以下情况功能块120A-120D分别具有的存储处理设置 部分123A-123D4^用作总线分配设置部分的示例。显示了以下情况存储部 分140具有的数据保留部分142被用作第二数据保留部分的示例。显示了以 下情况存储部分140具有的存储处理控制器141被用作第二存储处理控制 器的示例。
当该实施例的系统4喿作时，时钟发生源101向功能块120A-120D和存储 部分140发送时钟105。当执行数据存储处理时，存储控制器102向功能块120A-120D和存储部分140发送存储使能信号106。在该实施例中，当从存 储控制器102输出存储使能信号106时的时钟105被用作存储时段时钟的示例。
功能块120A-120D具有的每个数据保留部分121A-121D是寄存器等的记 录介质。数据保留部分121A-121D存储当对不需要操作的功能块的供电切断 时需要被存储在存储部分140中的数据(以下简称为存储数据)。当从存储控 制器102发送存储使能信号106时，功能块120A-120D具有的存储处理控制 器122A-122D与从时钟发生源101发送的时钟105同步地，从数据保留部分 121A-121D读取由存储处理设置部分123A-123D指定的比特数的存储数据， 并将所述数据发送到被分配给功能块的总线103的线路。功能块120A-120D 具有的存储处理设置部分123A-123D按照时钟105的每个时钟周期，设置在 存储处理控制器122A-122D中的总线103的比特宽度分配。
总线103是连接到功能块120A-120D和存储部分104的具有32比特的 比特宽度的数据传输总线。
存储部分140具有的数据保留部分142是非易失性记录介质。从功能块 120A-120D通过总线103按顺序发送的32比特存储数据被存储在数据保留部 分142中。当从存储控制器102发送了存储使能信号106时，存储部分140 具有的存储处理控制器141与由时钟发生源101发送的时钟105同步地，将 在总线103上传输的所述32比特存储数据按顺序写入数据保留部分142。
图8是当第四实施例的数据存储系统执行数据存储处理时的时序图。下 面将介绍由第四实施例的数据存储系统执行的数据存储处理。在数据存储系 统运行期间，时钟发生源101 —直输出时钟105。当存储控制器102确定执 行数据存储处理，存储控制器102向功能块120A-120D和存储部分140发送 存储使能信号106。检测到存储使能信号106的功能块120A-120D具有的存 储处理控制器122A-122D与时钟105同步地，从数据保留部分121A-121D读 取与由存储处理设置部分123A-123D按照每时钟周期设置的比特数一样多的 比特的存储数据。检测到存储使能信号106的存储部分104具有的存储处理 控制器141设置用于允许或禁止向数据保留部分142写入数据的写使能信号， 用于使能(即，允许)并与时钟105同步地向数据保留部分142写入从总线 103按顺序接收到的32比特存储数据。
在图8所示示例中，在发送存储使能信号106之后，存储处理设置部分123A在存储处理控制器122A中进行设置，使得在第一和第二时钟将总线103 的第0到第7比特分配给功能块120A,在第三时钟分配总线103的第0到第 15比特，在第四时钟及之后分配总线103的第0到第23比特。存储处理设 置部分123B在存储处理控制器122B中进行设置，使得在第一和第二时钟将 总线103的第8到第15比特分配给功能块B。存储处理设置部分123C在存 储处理控制器122C中进行设置，使得在第一到第三时钟将总线103的第16 到第23比特分配给功能块C。存储处理设置部分123D在存储处理控制器 122D中进行设置，使得在第一时钟和之后将总线103的第24到第31比特分 配给功能块D。
如上所述，根据该实施例的数据存储系统，与功能块的存储数据的数据 大小相应地，分配给每个功能块的总线103的比特宽度可以按照时钟105的 每个时钟周期调节。因此，如果存储数据的数据大小按照功能块而变化，则 可以进行设置，使得用于两个或更多功能块的数据存储所需的时间变为最短。
在该实施例中，每个功能块都被提供有存储处理设置部分，并为每个功 能块直接设置比特宽度，但功能块的存储处理设置部分可以被集成为与功能 块分离提供的一个部分。在这种情况下，将针对总线103每个时钟周期比特 宽度分配而描述的比特宽度设置信息从与功能块共同的存储处理设置部分发 送到每个功能块。
图9是用于显示本发明第五实施例的数据恢复系统的框图。如图9所示， 安装在系统LSI上的第五实施例的数据恢复系统包括时钟发生源201、恢复 控制器202、功能块220A-220D、总线203和存储部分240。功能块220A-220D 具有数据保留部分221A-221D、恢复处理控制器222A-222D和恢复处理设置 部分223A-223D 。存储部分240具有恢复处理控制器241和数据保留部分242 。 在图9所示的示例中，存储部分240具有一个数据保留部分242，但其可以 具有多个数据保留部分242。
在该实施例中，显示了以下情况时钟发生源201和恢复控制器202 #皮 用作控制器的示例。显示了以下情况功能块220A-220D分别具有的数据保 留部分221A-221D被用作第二数据保留部分的示例。显示了以下情况功能 块220A-220D分别具有的恢复处理控制器222A-222D被用作第二恢复处理控 制器的示例。显示了以下情况功能块120A-120D分别具有的恢复处理设置部分223A-223D被用作总线分配设置部分的示例。显示了以下情况存储部 分240具有的数据保留部分242 #1用作第一数据保留部分的示例。显示了以 下情况存储部分240具有的恢复处理控制器241被用作第一恢复处理控制 器的示例。
当该实施例的系统操作时，时钟发生源201向功能块220A-220D和存储 部分240发送时钟205。当执行数据恢复处理时，恢复控制器202向功能块 220A-220D和存储部分240发送恢复使能信号206。在实施例中，当从恢复 控制器202输出恢复使能信号206时的时钟205被用作恢复时段时钟的示例。
存储部分240具有的数据保留部分242是非易失性记录介质。数据保留 部分242存储功能块220A-220D恢复操作时需要的数据(后面简称为"恢复 数据")。当从恢复控制器202发送恢复使能信号206时，存储部分240具有 的恢复处理控制器241与由时钟发生源201发送的时钟205同步地，向分配 给功能块的总线103的线路发送恢复数据。
总线203是连接功能块220A-220D和存储部分240的具有32比特宽度 的数据传输总线。
功能块220A-220D具有的每个数据保留部分221A-221D是寄存器等的记 录介质。数据保留部分221A-221D存储通过总线203从存储部分240按顺序 发送的恢复数据。当从恢复控制器202发送了恢复使能信号206时，功能块 220A-220D具有的恢复处理控制器222A-222D与从时钟发生源201发送的时 钟205同步地，从总线203读取由恢复处理设置部分223A-223D指定的预定 比特数的恢复数据，并将所述数据存储到数据保留部分221A-221D。功能块 220A-220D具有的恢复处理设置部分223A-223D按照时钟205的每个时钟周 期，设置在恢复处理控制器222A-222D的总线203的比特宽度分配。
图IO是当第五实施例的数据恢复系统执行数据恢复处理时的时序图。下 面将介绍由第五实施例的数据恢复系统执行的数据恢复处理。时钟发生源201 在数据恢复系统操作时一直输出时钟205。当恢复控制器202确定执行数据 恢复处理时，恢复控制器202向功能块220A-220D和存储部分240发送恢复 使能信号206。检测到恢复使能信号206的存储部分240的恢复处理控制器 241设置用于允许或禁止从数据保留部分242读取数据的读使能信号，用于 使能(即，允许)并与时钟205同步地向总线203发送从数据保留部分242 读取的32比特恢复数据。检测到恢复使能信号206的功能块220A-220D的恢复处理控制器222A-222D与时钟205同步地，按顺序从总线203接收与由 恢复处理设置部分223A-223D按照每个时钟周期设置的比特数量一样多的比 特的恢复数据，并将所述恢复数据存储到数据保留部分221A-221D。
在图IO所示的示例中，在发送了恢复使能信号206之后，恢复处理设置 部分223A在恢复处理控制器222A中进行设置，使得在第 一和第二时钟将总 线203的第0到第7比特分配给功能块220A,在第三时钟分配总线203的第 0到第15比特，在第四时钟和之后分配总线203的第0到第23比特。恢复 处理设置部分223B在恢复处理控制器222B中进行设置，使得在第一和第二 时钟将总线203的第8到第15比特分配给功能块B。恢复处理设置部分223C 在恢复处理控制器222C中进行设置使得在第一到第三时钟将总线203的第 16到第23比特分配给功能块C。恢复处理设置部分223D在恢复处理控制器 222D中进行设置使得在第一时钟和之后将总线203的第24到31比特分配给 功能块D。
如上所述，根据该实施例的数据恢复系统，与功能块的存储数据的数据 大小相应地，分配给每个功能块的总线203的比特宽度可以按照时钟205的 每个时钟周期调节。因此，如果存储数据的数据大小按照功能块而变化，则 可以进行设置，使得用于两个或更多功能块的数据恢复所需的时间变为最短。
在该实施例中，每个功能块都被提供有恢复处理设置部分，并为每个功 能块直接设置比特宽度，但功能块的恢复处理设置部分可以被集成为与功能 块分离提供的一个部分。在这种情况下，将针对总线203每个时钟周期比特 宽度分配而描述的比特宽度设置信息从与功能块共同的恢复处理设置部分发 送到每个功能块。
图11是用以显示本发明笫六实施例的凝:据存储系统的框图。如图11所 示，安装在系统LSI上的第六实施例的数据存储系统包括时钟发生源101、 存储控制器102、存储处理设置部分107、功能块320A-320D、总线103和存 储部分140。功能块320A-320D具有数据保留部分321A-321D和存储处理控 制器322A-322D。存储部分140具有存储处理控制器141和数据保留部分142。 在图ll所示的示例中，存储部分140具有一个数据保留部分142,但其可以 具有多个数据保留部分142。
在该实施例中，显示了以下情况时钟发生源101和存储控制器102被用作控制器的示例。显示了以下情况功能块320A-320D分别具有的lt据保 留部分321A-321D被用作第一数据保留部分的示例。显示了以下情况功能 块320A-320D分别具有的存储处理控制器322A-322D被用作第 一存储处理控 制器的示例。显示了以下情况存储部分140具有的数据保留部分142被用 作第二数据保留部分的示例。显示了以下情况存储部分140具有的存储处 理控制器141被用作第二存储处理控制器的示例。
当该实施例的系统运行时，时钟发生源101向功能块320A-320D和存储 部分140发送时钟105。当执行数据存储处理时，存储控制器102向功能块 320A-320D和存储部分140发送存储使能信号106。在实施例中，当从存储 控制器102输出存储使能信号106时的时钟105被用作存储时段时钟的示例。
功能块320A-320D具有的每个数据保留部分321A-321D是寄存器等的记 录介质。数据保留部分321A-321D存储当不需要操作的功能块的供电被切断 时需要被存储在存储部分140中的数据(在后面将被称为"存储数据")，当 从存储控制器102发送了存储使能信号106时，功能块320A-320D具有的存 储处理控制器322A-322D与从时钟发生源101发送的时钟105同步地，从数 据保留部分321A-321D读取由存储处理设置部分107指定的预定比特数的存 储数据，并向分配给功能块的总线103的线路发送所述数据。在完成将存储 在数据保留部分321A-321D中的存储数据发送到总线103时，存储处理控制 器322A-322D设置各自的存储完成标志。指示存储完成标志的状态的信号被 发送到存储处理设置部分107。
存储处理设置部分107唯一地管理对每个功能块的总线103的比特宽度 分配。响应于由从每个功能块320A-320D发送的信号指示的存储完成标志的 状态，存储处理设置部分107为功能块320A-320D的每个存储处理控制器 322A-322D改变总线103的比特宽度分配的设置。
总线103是连接到功能块320A-320D和存储部分140的具有32比特宽 度的数据传输总线。
存储部分140具有的数据保留部分142是非易失性记录介质。按顺序通 过总线103从功能块320A-320D发送的32比特存储数据被存储在数据保留 部分142中。当从存储控制器102发送存储使能信号106时，存储部分140 具有的存储处理控制器141与从时钟发生源101发送的时钟105同步地，将 在总线103上传输的32比特存储数据按顺序写入数据保留部分142。图12是当第六实施例的数据存储系统执行数据存储处理时的时序图。下 面将介绍由第六实施例的数据存储系统执行的数据存储处理。在数据存储系
统运行期间，时钟发生源101 —直输出时钟105。当存储控制器102确定执 行数据存储处理时，存储控制器102向功能块320A-320D和存储部分140发 送存储使能信号106。检测到存储使能信号106的功能块320A-320D的存储 处理控制器322A-322D与时钟105同步地，从数据保留部分321A-321D读取 与由存储处理设置部分107设置的比特数一样多的比特的存储数据，并将所 述存储数据发送到总线103。在完成了将存储数据发送到总线103时，存储 处理控制器322A-322D设置各自的存储完成标志。指示存储完成标志状态的 信号被发送到存储处理设置部分107。检测到存储使能信号106的存储部分 140的存储处理控制器141设置用于允许或禁止向数据保留部分142写入的 写使能信号，用于使能(即，允许)并与时钟105同步地将从总线103按顺 序接收到的32比特存储数据写入数据保留部分142。
在该实施例中，在存储使能信号106被发送后，当功能块320A-320D的 存储完成标志都没有被设置时，存储处理设置部分107分配总线103的第0 到第7比特的线路的8比特给功能块320A，分配第8到第15比特的线路的 8比特给功能块320B，分配第16到第23比特的线路的8比特给功能块320C， 分配线路上第24到第31比特的线路的8比特给功能块320D。响应于存储完 成标志的状态，存储处理设置部分107将分配给已完成存储处理的功能块的 线路分配给正在进行存储处理的功能块。在图12所示的示例中，由于功能块 320B和功能块320C的存储数据发送几乎同时完成，所以，存储处理设置部 分107分配总线103的第0到第15比特的线路的16比特给功能块320A,并 分配第16到第32比特的线路的16比特给功能块320B。
如上所述，根据该实施例的数据存储系统，可以响应于存储完成标志的 状态，调整响应于功能块的存储数据的数据大小而分配给每个功能块的总线 103的比特宽度。因此，如果存储数据的数据大小根据功能块而不同，则可 以进行设置，使得两个或更多功能块的数据存储所需要的时间变得最短。
图13是用以显示本发明第七实施例的数据恢复系统的框图。如图13所 示，安装在系统LSI上的第七实施例的数据恢复系统包括时钟发生源201、 恢复控制器202、恢复处理设置部分207、功能块420A-420D、总线203和存
24储部分240。功能块420A-420D具有数据^f呆留部分421A-421D和恢复处理控 制器422A-422D。存储部分240具有恢复处理控制器241和数据保留部分242。 在图13所示示例中，存储部分240具有数据保留部分242，但其可以具有多 个数据保留部分242。
在该实施例中，显示了以下情况时钟发生源201和恢复控制器202被 用作控制器的示例。显示了以下情况恢复处理设置部分207被用作总线分 配设置部分的示例。显示了以下情况功能块420A-420D分别具有的数据保 留部分421A-421D被用作第二数据保留部分的示例。显示了以下情况功能 块420A-420D分别具有的恢复处理控制器422A-422D被用作第二恢复处理控 制器的示例。显示了以下情况存储部分240具有的恢复处理控制器242被 用作第一数据保留部分的示例。显示了以下情况存储部分240具有的恢复 处理控制器241被用作第一恢复处理控制器的示例。
当该实施例的系统操作时，时钟发生源201向功能块420A-420D和存储 部分240发送时钟205。当执行数据恢复处理时，恢复控制器202向功能块 420A-420D和存储部分240发送恢复使能信号206。在实施例中，当/人恢复 控制器202输出恢复使能信号206时的时钟205被用作恢复时段时钟的示例。
存储部分240具有的数据保留部分242是非易失性记录介质。数据保留 部分242存储恢复功能块420A-420D的操作需要的存储数据(后面将被称为 "恢复数据")。当从恢复控制器202发送了恢复使能信号206时，存储部分 240具有的恢复处理控制器241与由时钟发生源201发送的时钟205同步地， 向分配给每个功能块的总线203的线路发送恢复数据。
总线103是连接到功能块420A-420D和存储部分240的具有32比特宽 度的数据传输总线。
功能块420A-420D具有的每个数据保留部分421A-421D是寄存器等的记 录介质。通过总线203从存储部分240按顺序发送的恢复数据被存储在数据 保留部分421A-421D。当从恢复控制器202发送恢复使能信号206时，功能 块420A-420D具有的恢复处理控制器422A-422D与由时钟发生源201发送的 时钟205同步地，从总线203读取由恢复处理设置部分207指定的预定比特 数的恢复数据，并将所述恢复数据存储在数据保留部分421A-421D。在完成 了接收从存储部分240通过总线20传输的用于恢复对应的功能块所需要的恢 复数据时，恢复处理控制器422A-422D设置各自的恢复完成标志。指示恢复完成标志状态的信号被发送到恢复处理设置部分207。
恢复处理设置部分207唯一地管理对每个功能块的总线203的比特宽度 分配。恢复处理设置部分207响应于从每个功能块420A-420D发送的恢复完 成标志的状态，为功能块420A-420D的每个恢复处理控制器422A-422D改变 总线203的比特宽度分配设置。
图14是当第七实施例的数据恢复系统执行数据恢复处理时的时序图。下 面将介绍由第七实施例的数据恢复系统执行的数据恢复处理在数据恢复系 统运行期间，时钟发生源201 —直输出时钟205。当恢复控制器202确定执 行数据恢复处理时，恢复控制器202向功能块420A-420D和存储部分240发 送恢复使能信号206。检测到恢复使能信号206的存储部分240具有的恢复 处理控制器241设置用于允许或禁止从数据保留部分242读取数据的写使能 信号，用于使能(即，允许)并与时钟205同步地将从数据保留部分242读 取的32比特恢复数据发送到总线203。检测到恢复使能信号206的功能块 420A-420D具有的恢复处理控制器422A-422D与时钟205同步地从总线203 按顺序接收与由恢复处理设置部分207设置的比特数一样多的比特的恢复数 据，并将所述恢复数据存储在数据保留部分421A-421D。在完成接收恢复数 据时，恢复处理控制器422A-422D设置各自恢复完成标志。
在该实施例中，在恢复使能信号206被发送之后，当功能块420A-420D 的恢复完成标志都没有,皮设置时，恢复处理:没置部分207分配总线3的第0 到第7比特的线路的8比特给功能块420A，分配第8到第15比特的线路的 8比特给功能块420B，分配第16到第23比特的线路的8比特给功能块420C, 分配第24到第31比特的线路的8比特给功能块420D。根据恢复完成标志状 态，恢复处理设置部分207将分配给恢复处理已完成的功能块的线路分配给 恢复处理正在进行的功能块。在图14所示的示例中，由于功能块420B和功 能块420C的恢复数据接收几乎同时完成，所以恢复处理设置部分207将总线 3的第0到第15比特的线路的16比特分配给功能块420A,将第16到第32 比特的线路的16比特分配给功能块420B。
如上所述，根据该实施例的数据恢复系统，可以响应于存储完成标志的 状态，调整响应于功能块的存储数据的数据大小而分配给每个功能块的总线 203的比特宽度。因此，如果存储数据的数据大小根据功能块而不同，则可 以进行设置，使得两个或更多功能块的数据存储所需要的时间变得最短。尽管参照本发明的特定实施例对本发明进行了详细描述，^旦本领域l支术人员应当理解，在不脱离本发明的精神和范围的情况下，可以对本发明进行各种修改。
本申请基于2007年4月11日提交的日本专利申请(NO.2007-103955)，通过引用将其合并于此。工业适用性
根据本发明的数据存储系统和数据恢复系统作为系统LSI等的节电系统等非常有益，该系统通过关闭和恢复功能块的供电从而降低功耗。
权利要求
1、一种数据存储系统，包括至少一个功能块，其具有要存储的存储数据；存储部分，用于存储从所述功能块传输的存储数据；具有预定比特数的比特宽度的总线，其中，连接所述功能块和所述存储部分；以及控制器，用于当要将所述存储数据从所述功能块传输到所述存储部分时，发送存储时段时钟到所述功能块和所述存储部分，其中，所述功能块包括用于保留所述存储数据的第一数据保留部分；以及第一存储处理控制器，用于与所述存储时段时钟同步地，在所述总线的比特宽度内，从第一数据保留部分一次读取预定比特数的所述存储数据，并发送所读取的存储数据到被分配给每个功能块的所述总线的线路，并且，其中，所述存储部分包括第二数据保留部分，用于保留通过所述总线从所述功能块传输的存储数据；以及第二存储处理控制器，用于与所述存储时段时钟同步地，从所述总线读取所述存储数据，并将所读取的存储数据存储到第二数据保留部分。
2、 如权利要求1所述的数据存储系统，包括总线分配设置部分，用于为每个功能块设置存储时段时钟的每个时钟周 期发送到所述总线的所述存储数据的预定比特数。
3、 如权利要求2所述的数据存储系统，其中，第一存储处理控制器发送指示存储完成标志的状态的信号到所述 总线分配设置部分，所述存储完成标志指示是否完成了从第一数据保留部分 读取的存储数据到所述总线的发送，并且，其中，所述总线分配设置部分响应于由从所述功能块的第一存储处理控 制器发送的信号指示的所述存储完成标志的状态，为每个功能块设置发送到 所述总线的所述存储lt据的预定比特数。
4、 如权利要求1所述的数据存储系统，其中，所述功能块包括总线分配设置部分，用于在第一存储处理控制器 中，设置存储时段时钟的每个时钟周期被发送到所述总线的所述存储数据的 预定比特数。
5、 如权利要求1所述的数据存储系统， 其中，所述数据存储系统包括多个功能块， 其中，所述多个功能块被划分为多个组，并且其中，所述控制器对于所述多个功能块的每个组而在不同的时刻发送所 述存储时段时钟，使得发送时刻互不重叠。
6、 一种数据恢复系统，包括 至少一个功能块；存储部分，用于存储所述功能块恢复操作所需的恢复数据； 具有预定比特数的比特宽度的总线，其中，连接所述功能块和所述存储 部分；以及控制器，用于当要将存储在所述存储部分中的所述恢复数据传输到所述 功能块时，发送恢复时段时钟到所述功能块和所述存储部分，其中，所述存储部分包括用于保留所述恢复数据的第一数据保留部分；以及 第一恢复处理控制器，用于与所述恢复时段时钟同步地，从第一数据保留部分读取所述恢复数据，并发送所读取的恢复数据到被分配给每个功能块的所述总线的线;洛，并且，其中，所述功能块包括第二数据保留部分，用于保留通过所述总线从所述存储部分传输的恢复数据；以及第二恢复处理控制器，用于与所述恢复时段时钟同步地，从被分配 给每个功能块的所述总线的预定线路一次读取预定比特数的所述恢复数据，并将所读取的恢复数据存储在第二数据保留部分中。
7、 如权利要求6所述的数据恢复系统，包括总线分配设置部分，用于为每个功能块设置恢复时段时钟的每个时钟周 期从所述总线读取的所述恢复数据的预定比特数。
8、 如权利要求7所述的数据恢复系统，其中，所述总线分配设置部分在所述恢复时段时钟的每个时钟周期，为 每个功能块设置从所述总线读取的恢复数据的预定比特数。
9、 如权利要求7所述的数据恢复系统，其中，第二恢复处理控制器发送指示恢复完成标志的状态的信号到所述 总线分配设置部分，所述恢复完成标志指示是否已经完成了通过所述总线从 所述存储部分传输的恢复数据的接收，并且，其中，所述总线分配设置部分响应于由从所述功能块的第二恢复处理控 制器发送的信号所指示的所述恢复完成标志的状态，为每个功能块设置从所 述总线读取的恢复数据的预定比特数。
10、 如权利要求6所述的数据恢复系统，其中，所述功能块包括总线分配设置部分，用于在第二恢复处理控制器 中，设置在所述恢复时段时钟的每个时钟周期从所述总线读取的所述恢复数 据的预定比特数。
11、 如权利要求6所述的数据恢复系统， 其中，所述数据恢复系统包括多个功能块， 其中，所述多个功能块被划分成多个组，并且其中，所述控制器对于所述多个功能块的每个组而在不同的时刻发送所 述恢复时段时钟，使得读取时间互不重叠。
12、 一种由数据存储系统执行的数据存储方法，该数据存储系统包括 至少一个功能块，其具有要存储的存储数据；存储部分，用于存储从所述功能块传输的存储数据； 具有预定比特数的比特宽度的总线，其中，连4妄所述功能块和所述存储 部分；以及控制器，用于当要将所述存储数据从所述功能块传输到所述存储部分 时，发送存储时段时钟到所述功能块和所述存储部分， 其中，所述数据存储方法包括所述控制器向所述功能块和所述存储部分发送所述存储时段时钟； 所述功能块与所述存储时段时钟同步地，在所述总线的比特宽度内，将预定比特数的所述存储数据一次发送到被分配给每个功能块的所述总线的线3各；以及所述存储部分与所述存储时段时钟同步地，从所述总线读取所述存储数据，并存储所读取的存储数据。
13、 一种由数据恢复系统执行的数据恢复方法，该数据恢复系统包括 至少一个功能块；存储部分，用于存储所述功能块恢复操作所需的恢复凄W居； 具有预定比特数的比特宽度的总线，其中，连接所述功能块和所述存储 部分；以及控制器，用于当要将存储在所述存储部分中的所述恢复数据传输到所述 功能块时，发送恢复时段时钟到所述功能块和所述存储部分， 其中，所述数据恢复方法包括所述控制器发送所述恢复时段时钟到所述功能块和所述存储部分； 所述存储部分与所述恢复时段时钟同步地，将所述恢复^t据发送到^^皮分配给每个功能块的所述总线的线路；以及所述功能块与所述恢复时段时钟同步地，从被分配给每个功能块的所述总线的预定线路一次读取预定比特数的所述恢复数据，并存储所读取的恢复数据。
全文摘要
数据存储系统和数据恢复系统使得降低在数据存储处理或者数据恢复处理中的功耗成为可能。一种数据传输系统被提供有具有存储数据的功能块；用于存储从所述功能块传输的存储数据的存储单元；连接所述功能块和存储单元的总线；以及控制单元，用于在数据存储处理时间向所述功能块和存储单元发送存储时段时钟，以及在数据恢复时间向所述功能块和存储单元发送恢复时段时钟。与存储时段时钟同步地，功能块在总线比特宽度数的每预定比特数发送存储数据，并且，存储单元则存储由所述功能块通过总线顺序地发送的存储数据。与恢复时段时钟同步地，存储单元每总线比特宽度数向总线发送所存储的存储数据，所述功能块每预定比特数从总线读出存储数据。
文档编号G06F12/00GK101657798SQ20088001172
公开日2010年2月24日 申请日期2008年4月10日 优先权日2007年4月11日
发明者关部勉, 山口能史 申请人:松下电器产业株式会社