专利名称：面积及功率节省标准单元方法
技术领域：
本发明大体来说涉及半导体集成电路，且更明确地说涉及使用标准单元方法设计 半导体集成电路。
背景技术：
半导体集成电路通常极其复杂。所述电路可包含数千或甚至数百万个门，其成执 行各种功能的各种群组。所述门通常被设计成以计时方式操作，其中通过一个或一个以上 时钟信号使所述门的操作同步，其中所述门的操作的速度通常取决于制造过程变化、供电 电压变化及温度变化。鉴于半导体集成电路的复杂性，在其设计中通常使用自动化工具。所述自动化工 具可提供各种功能，但此类工具通常为设计者提供以相对较高级规定电路功能的能力，其 中所述工具将高级描述分解为低级实施方案、确定芯片内低级实施方案组件的布局并确定 所述芯片内的信号路由。所述自动化工具在将高级描述分解为低级实施方案中极常使用来自标准化组件 库的标准化组件。每一标准化组件可包含数个可能的变化，例如，驱动晶体管、缓冲器的数 目的变化；晶体管长宽比的变化；或其它事项的变化。所述工具可使用不同的标准化组件 来增加某些门的速度或增加保持时间以达到计时目标或用于各种其它原因。半导体集成电路的适当计时操作通常极其重要，如果不满足电路组件及整个电路 的计时目标，那么所述电路的功能可能不被适当地执行。遗憾地，集成电路特性可基于植入 可变性、材料杂质或其它因素而在各芯片之间不同，但更常见地是在各批次之间不同，且在 操作中可基于操作电压或温度变化而不同。因此，自动化工具通常对照过程、电压及温度变化的预期曲线上的不同位置来校 验预期电路计时。在许多情形中，对照曲线上的“慢”位置及曲线上的“快”位置来校验计 时，但一些工具可对照曲线上的各种点或针对每一变量对照多个曲线来校验计时。通常，所述自动化工具通过使用来自所述库的不同组件或通过插入额外库元件以 平行地执行更多操作来计及计时变化。所述工具还可将额外库组件布局成元件链以增加保 持时间。通常所述改变产生较高功率的组件或需要额外功率的组件，且通常对增加切换速 度或信号上升时间的需要推动对额外功率的要求。然而，数目增加的组件或大小增加的组 件通常导致芯片大小要求及功率要求的增加，而此通常为不期望的。
发明内容
本发明提供用于半导体集成电路设计的面积及功率节省的方法。在一个方面中， 本发明提供一种供在设计集成电路中使用的方法，其包括规定对集成电路的要求，所述要 求包含实现速度比较功能的信号路径，所述速度比较功能影响所述集成电路的电力线的操 作特性；将供自动化工具使用的慢转角的电压设定到比正常高的电平；及使用所述较高电 平来确定由所述自动化工具产生的电路设计是否被预期为满足对所述集成电路的计时要求。
在另一方面中，本发明提供一种用于设计集成电路的方法，其包括规定对集成电 路的要求，所述要求包含动态电压比例缩放；将所述要求转换成寄存器传送级(RTL)描述； 及使用比正常高的电压特性化慢转角来合成所述RTL描述。在另一方面中，本发明提供一种用于设计集成电路的方法，其包括接收电路的寄 存器传送级(RTL)描述；通过从标准单元库选择单元来合成所述RTL描述以根据所述RTL 描述实施功能，所述单元选择部分地基于由所述RTL描述指示的计时要求；针对慢转角及 快转角两者，确定所述选定单元是否满足由所述RTL描述指示的所述计时要求，所述慢转 角至少部分地由慢过程参数、慢电压参数及慢温度参数确定，所述快转角至少部分地由快 过程参数、快电压参数确定，其中所述慢电压参数近似于所述快电压参数。在另一方面中，本发明提供一种半导体集成电路，所述半导体集成电路包含用于 自适应电压调节的电路，所述半导体集成电路包含通过一过程所选择的标准单元中的门， 所述过程在执行计时分析中使用比正常高的电压。在考虑本发明之后，将更全面地理解本发明的这些及其它方面。
图1是根据本发明的方面用于设计集成电路的过程的流程图，图2是根据本发明的方面包含实例性动态电压比例缩放电路的集成电路的框图。图3是根据本发明的方面的过程的其它流程图。图4是根据本发明的方面的集成电路的呈半框图格式的说明性视图。图5是用于执行根据本发明的方面的设计操作的计算机系统的框图。
具体实施例方式图1是用于设计半导体集成电路的过程的流程图。在块111中，确定规范。通常，所 述规范规定对集成电路的要求。所述规范可采取若干形式，且可(例如)以VHDL或Verilog 代码(但所述VHDL或Verilog代码可基于所述规范)的形式或某一其它形式提供。在块 113中，将所述规范转换成寄存器传送语言(RTL)描述。在本发明的方面中，所述规范包含 提供预定义时间的信号延迟的电路。另外，虽然未显示，但可采用检验过程以确保所述规范 与所述RTL描述之间的一致性。将所述RTL描述提供给在块115中合成所述RTL描述的合成工具。市面上可购得 各种合成工具。合成工具通常使用脚本及物理门描述库来创建半导体集成电路的逻辑门级 实施方案。在许多情形中，所述合成工具使用标准单元实施方案，其中每一标准单元为通常 预定义的大小且实施不同的逻辑功能。每一标准单元通常由门级电路(对于给定制造过 程，其被特性化为晶体管级)构成，且所述门级电路的特性化允许所述合成工具在确定将 使用可能不同的标准单元中的哪些单元、使用多少个单元及设计的实施方案的其它实施方 案细节中估计整个设计的操作的不同方面。在执行合成操作中，所述合成工具通常将试图以所产生的芯片满足操作要求(包 含计时要求)的方式提供标准单元。由于考虑到正常制造过程变化所述芯片可具有不同的 特性，且所述芯片可在不同的条件(例如，不同的供应电压或温度)下操作，因此所述合成工具通常将试图提供在过程、电压及温度变化的预期范围内满足计时要求的芯片的门级描 述。因此，所述合成工具通常将包含静态计时分析特征，但有时静态计时分析由单独工具执 行。出于图1的目的，假定静态计时分析特征由所述合成工具提供，但在一些实施例中，应 理解，此特征经提供作为以一可能的重复方式与所述合成工具一起操作的单独工具。在本发明的一方面中，增加电压变化的预期范围中的最低电压值且降低电压变化 的预期范围中的最高电压值，但在各种实施例中可仅完成一者或另一者。举例来说，合成工 具可预期标称供应电压介于从0.9伏的低电压到1.2伏的高电压的范围内，其中所述电压 通常为轨到轨电压。在本发明的一方面中，可通知所述合成工具标称供应电压介于从1.0 伏的低电压到1. 1伏的高电压的范围内。在本发明的一些方面中，可通知所述合成工具标 称低电压条件与标称高电压条件相同或大致相同，举例来说，两者均可以为1. 1伏。或者， 可通知所述合成工具标称供应电压介于从1. 1伏的低电压到1. 2伏的高电压的范围内，或 可通知所述合成工具标称供应电压介于从0. 9伏的低电压到1. 0伏的高电压的 范围内。在许多情形中，在合成之后执行检验以确保由所述合成工具提供的门级网表与所 述RTL描述及/或所述规范一致。各种检验工具为可用的，且可以是基于二元决策图(BDD) 的工具、自动测试模式产生(ATPG)工具或者其它工具或工具的组合。在块117中，由布局和布线工具接收所述门级合成。所述布局和布线工具确定半 导体集成电路中单元的布局及所述单元之间的信号路由。出于论述的目的，假设所述布局 和布线工具包含静态及动态计时分析特征，所述静态及动态计时分析特征可以一重复方式 与所述工具的布局和布线特征一起操作。同样，可通知所述布局和布线工具标称供应电压 介于从低电压到高电压的范围内，其中在本发明的方面中，将所述低电压规定为比通常将 针对低电压所预期的高且将所述高电压规定为比通常将针对高电压所预期的低，或者如此 规定所述低电压及所述高电压中的一者或另一者。在一些实施例中，所述过程进一步包含芯片的制作，包含设计。在一些实施例中， 且如图1中所图解说明，假设所述布局和布线工具能够对单元进行布局且满足设计准则， 那么此后所述过程返回。在一些情形中，所述布局和布线工具不能这样做，且所述过程返回 到合成块以进行所述设计的重新合成及其它操作。在图1的过程中，且根据本发明的方面，包含供在自适应供电调节中使用的电路 作为所述半导体集成电路的规定组件。在一些实施例中，所述电路实现自适应供电调节，在 一些实施例中，所述电路提供自适应供电调节。在一个实施例中，用于自适应供电调节的电路包含具有预定义标称信号延迟的芯 片上电路，所述预定义标称信号延迟可因过程、电压及温度变化而不同。可以若干不同的方 式来实施所述电路，例如，作为环形振荡器、由若干缓冲器及/或门形成的延迟线(有抽头 的或无抽头的)或者使用其它电路元件。调谐作为电力提供到所述芯片上电路的电压电平 (在一些实施例中，由芯片外电路执行)允许所述电路及因此芯片上集成电路的剩余部分 以所需操作限度内的延迟操作。图2中提供用于自适应供电调节的电路的实例性框图。图2的实例性电路向集成 电路上的主电路提供轨电压。然而，在各种实施例中，用于自适应供电调节的电路可替代地 提供由供电电路在设定轨电压中使用的控制信号。图2的电路包含为方便起见而称为匹配的电路211的电路，例如环形振荡器、有抽头的延迟线或提供信号传播中的延迟的其它电路结构。所述延迟通常基于过程变化(即， 用于集成电路的制造过程的变化)、电压变化(即，提供给所述电路的供应电压的变化)及 温度变化(即，所述电路的操作温度的变化)。向所述匹配的电路提供时钟信号。所述时钟信号可源自芯片外时钟源，但在许多实施例中，所述时钟信号由芯片上组件(例如PLL或DLL)可能地基于芯片外较低频率时钟 源而产生。所述匹配的电路接收输入时钟信号并提供输出信号，所述输出信号为所述输入 时钟信号的延迟版本。由所述匹配的电路提供的所述时钟信号的延迟中的一些延迟是由于 向所述匹配的电路提供电力的供电轨的电压电平所致的。所述匹配的电路的输出由相位检 测器213接收，所述相位检测器213也接收所述时钟信号。所述相位检测器确定所述匹配 的电路的输出与所述时钟信号之间的相位差，其中所述相位差指示由所述匹配的电路提供 的延迟。所述相位检测器向电压调节器215提供增与降信号。所述电压调节器基于所述增 降信号增加或降低供电电压。向所述匹配的电路提供所述供电电压，其中预期增加的供电 电压会降低所述匹配的电路的延迟。因此，所述电压调节器基于相位检测器输入驱动所述 供电轨电压以具有相对于所述时钟信号所需的匹配的电路处理速度。也向主电路217提供所述供电电压。所述主电路包含如规范中所规定且(例如) 使用图1的过程实施的电路结构。因此，可通过向供电电压施加改变来调整所述主电路的 操作速度以计及过程变化及温度变化。将自适应供电调节电路包含于设计中提供许多益处。一个此种益处是，通过在设 计过程中的使用，从而(例如)允许增加的慢转角电压假设及/或降低的快转角电压假 设)，可设计出较小集成电路，此通常也指示电路所需要的功率的减少。此外，所述自适应供 电调节电路减少电路以较高功率电平操作的周期。电路所需要的总功率的减少及以较高功 率电平操作的周期的减少两者均可能产生芯片的可靠性及操作寿命的增加。此外，在许多 情形中，较容易达到设计闭合，这是因为布局和布线操作较可能产生满足计时规范的电路， 从而可能避免对通过重新合成设计所致的大量返工的需要。图3是用于改进电路设计的过程的其它流程图。在块311中，将自适应供电调节 电路包含于半导体集成电路的规范中。或者，可包含供在自适应供电调节中使用的电路，其 中预期芯片外电路将结合所述供在自适应供电调节中使用的电路一起用于供电调节。在块 313中，修改由合成工具使用的转角电压假设。通常，所述合成工具使用假设的低供电电压 (通常还具有恰当过程及温度参数)来确定电路的“慢”操作且使用假设的高供电电压(同 样通常还具有恰当过程及温度参数)来确定电路的“快”操作，其中目标为在慢条件及快条 件两者下均进行正确电路操作。在许多实施例中，修改慢转角电压假设及快转角电压假设 两者，其中通常所述慢转角电压增加到高于默认值或以其它方式预期的慢转角电压且所述 快转角电压降低到低于默认值或以其它方式预期的快转角电压。在一些此类实施例中，将 所述慢转角电压及所述快转角电压设定到相同电压或大致相同的电压。然而，在一些实施 例中，仅修改所述慢转角电压假设，而在其它实施例中，仅修改所述快转角电压假设。举例 来说，在一些实施例中，为所述合成工具提供增加的电压以供在确定慢转角的电路速度中 使用。在块315中，所述合成工具使用所述慢转角电压假设来合成所述电路。由于此慢 转角电压假设比通常情况下高，因此所述合成工具能够使用较小晶体管且以其它方式降低确定供使用的单元及所述单元的特性中的单元计数。较小晶体管的使用及降低的单元计数 实现需要减少的功率的较小半导体电路。图4是包含根据本发明的方面的半导体集成电路的芯片的半框图。所述半导体 集成电路包含I/O环411，如通常的情况一样，其显示为围绕在所述芯片的外围。逻辑处理 块413及415显示为位于所述芯片的内部周围。功率调节块417位于所述集成电路的转角 中。所述功率调节块设定所述芯片的电力线(通常称为轨)上的功率电平。延迟线及比较 块419确定延迟线的操作速度是否指示操作速度的所需范围内的电路操作速度。所述延迟 线及比较块向所述功率调节块提供一个或一个以上信号，所述一个或一个以上信号指示电 路操作的速度是太低且因此所述功率调节块应增加功率电平、是太高且因此所述功率调节 块应降低功率电平还是在恰当范围内。图5是可用于执行根据本发明的方面的操作的计算机系统的框图。所述计算机系 统包含处理器502。为方便起见，图中显示了单个处理器，在一些系统中可使用多个处理器。 所述处理器经由系统总线503以操作方式耦合到主存储器404及I/O接口控制单元506。 所述I/O接口控制单元经由I/O局部总线508以操作方式耦合到存储控制器510。所述系 统进一步包含经由输入装置控制器520耦合到所述I/O局部总线的一个或一个以上用户输 入装置522。
所述处理器经由所述I/O接口控制单元、所述I/O局部总线及所述存储控制器耦 合到存储装置512。实施(例如)本文中所论述的设计工具的计算机程序指令513存储于所 述存储装置上，直到所述处理器检索所述计算机程序指令且将其存储于所述主存储器中。 所述处理器执行存储于所述主存储器中的计算机程序指令以实施本文中所论述的过程。举 例来说，所述处理器经由(例如)所述用户输入装置从用户或者另一选择为或另外从所述 存储装置接收设计信息、基于所述程序指令对所述设计信息执行操作(例如，合成及/或布 局和布线操作)并将所得设计信息(例如，网表或最终设计)存储于所述存储器或存储装 置中。所述数据处理系统进一步包含经由显示控制器516耦合到所述I/O局部总线的多 个显示装置或屏幕518。所述数据处理系统使用所述显示控制器及显示装置来显示信息，例 如，所述设计信息或所述所得设计信息。虽然已针对某些实施例描述了本发明，但应认识到，可以不同于所具体描述的方 式来实践本发明。因此，应按权利要求书及其由本发明支持的非实质变化形式来理解本发 明。
权利要求
一种供在设计集成电路中使用的方法，其包括规定对集成电路的要求，所述要求包含实现速度比较功能的信号路径，所述速度比较功能用于影响所述集成电路的电力线的操作特性；将供自动化工具使用的慢转角的电压设定到比正常高的电平；及使用所述较高电平来确定由所述自动化工具产生的电路设计是否被预期为满足对所述集成电路的计时要求。
2.根据权利要求1所述的方法，其进一步包括将供所述自动化工具使用的快转角的电压设定到比正常低的电平；及 使用所述较低电平来确定由所述自动化工具产生的所述电路设计是否被预期为满足 对所述集成电路的计时要求。
3.根据权利要求2所述的方法，其中所述较低电平与所述较高电平为大致相同的电平。
4.根据权利要求2所述的方法，其中所述较低电平与所述较高电平为不同的电平。
5.一种供在设计集成电路中使用的方法，其包括规定对集成电路的要求，所述要求包含实现速度比较功能的信号路径，所述速度比较 功能用于影响所述集成电路的电力线的操作特性；将供自动化工具使用的快转角的电压设定到比正常低的电平；及 使用所述较低电平来确定由所述自动化工具产生的电路设计是否被预期为满足对所 述集成电路的计时要求。
6.一种用于设计集成电路的方法，其包括规定对集成电路的要求，所述要求包含动态电压比例缩放； 将所述要求转换成寄存器传送级(RTL)描述； 合成所述RTL描述，包含使用比正常高的电压来特性化慢转角。
7.根据权利要求6所述的方法，其中合成所述RTL进一步包含使用比正常低的电压来 特性化快转角。
8.根据权利要求7所述的方法，其中用于特性化所述慢转角的所述比正常高的电压与 用于特性化所述快转角的所述比正常低的电压为大致相同的电压。
9.根据权利要求7所述的方法，其中用于特性化所述慢转角的所述比正常高的电压与 用于特性化所述快转角的所述比正常低的电压为不同的电压。
10.根据权利要求6所述的方法，其进一步包括对通过合成所述RTL描述所提供的门级 表示执行布局和布线操作、利用所述比正常高的电压来确定通过所述布局和布线操作所提 供的电路表示是否满足计时要求。
11.根据权利要求7所述的方法，其进一步包括对通过合成所述RTL描述所提供的门级 表示执行布局和布线操作、利用所述比正常高的电压及所述比正常低的电压来确定通过所 述布局和布线操作所提供的电路表示是否满足计时要求。
12.一种用于设计集成电路的方法，其包括 接收电路的寄存器传送级(RTL)描述；通过从标准单元库中选择单元来合成所述RTL描述以根据所述RTL描述实施功能，所 述单元选择部分地基于由所述RTL描述指示的计时要求；针对慢转角及快转角两者，确定所述选定单元是否满足由所述RTL描述指示的所述计 时要求，所述慢转角至少部分地由慢过程参数、慢电压参数及慢温度参数确定，所述快转角 至少部分地由快过程参数、快电压参数及快温度参数确定，其中所述慢电压参数近似于所 述快电压参数。
13.一种半导体集成电路，所述半导体集成电路包含用于自适应电压调节的电路，所述 半导体集成电路包含通过一过程所选择的标准单元中的门，所述过程在针对慢转角执行计 时分析中使用比正常高的电压。
14.根据权利要求13所述的半导体集成电路，其中所述过程在针对快转角执行计时分 析中使用比正常低的电压。
15.根据权利要求13所述的半导体集成电路，其中所述用于自适应电压调节的电路包 括自适应供电调节电路。
全文摘要
本发明涉及一种半导体集成电路，其包含用于自适应供电调节的电路且是使用增加用于以慢转角特性化电路操作的操作速度的过程来设计的。在一些实施例中，将慢转角电压设定到比预期高的电平以用于由自动化设计工具执行的计时分析。
文档编号G06F17/50GK101821740SQ200880110396
公开日2010年9月1日 申请日期2008年9月8日 优先权日2007年9月13日
发明者贝赫纳姆·马莱克-科斯拉维, 迈克尔·布鲁诺利 申请人:速桥有限责任公司