专利名称：一种自相关运算单元及处理器的制作方法
一种自相关运算单元及处理器
技术领域：
本发明涉及集成电路设计领域，尤其涉及一种处理器及一种自相关运 算单元。背景技术：
在通信领域，经常需要对一序列数据元素进行各种运算，例如自相关
运算，图1为自相关操作的原理示意图。数据流100每个采样周期沿数据 流向移动一位，箭头所指为数据流向。数据流100包括若干个数据元素101， 102和103分别是最新进入和即将移出窗口 A 106的数据元素。104和105 分别是最新进入和即将移出窗口B 107的数据元素。自相关操作结果是进 入窗口 A中的多个数据元素与对应的进入窗口 B中的多个数据元素的共轭 值的乘积之和。当数据元素102和104为同一数据时，变为自相关运算的 一种特殊方式，即求数据元素的平均功率运算。现有的处理器在处理自相 关运算时需要每次取两个源操作数，然后把乘积执行结果存入存储器，之 后再于前次自相关结果相加/减，因而操作复杂，还有待改进。
发明内容
本发明要解决的主要技术问题是，提供一种处理器及一种自相关运算 单元，简化自相关运算的复杂程度。
为解决上述技术问题，本发明提供一种自相关运算单元，包括相关 数处理单元、乘法器、加法器、第二移位寄存器和寄存器，所述相关数处 理单元的输入端用于输入源操作数的数据元素，所述乘法器的输入端分别 用于输入源操作数的数据元素和相关数处理单元输出的结果，所述乘法器 的输出端分别连接加法器和第二移位寄存器，所述加法器的输入端还分别 连接第二移位寄存器的输出端和寄存器的输出端，所述加法器的输出端分 别连接寄存器的输入端和用于输出目的操作数的数据元素。
根据本发明的另一方面，还提供一种处理器，包括算法数据控制部件、 配置寄存器和至少一个算术逻辑运算单元，所述算术逻辑运算单元至少包 括上述所述的用于执行自相关运算的自相关运算单元，所述算法数据控制 部件与配置寄存器相连，配置寄存器与自相关运算单元相连，所述算法数据控制部件执行自相关操作指令，向所述配置寄存器发送第一配置信息， 所述自相关运算单元根据第一配置信息对其自身的功能进行配置。
本发明的有益效果是处理器通过执行自相关操作指令，对自相关运 算单元的功能进行配置，按照源操作数中的数据元素的顺序对源操作数依 次进行读取，并通过自相关运算单元依次将源操作数中最新读取的一个数 据元素与第一源操作数中先前读取的一个数据元素的共轭值进行复数相 乘，得到一个复数的或实数的乘积结果；将这一乘积结果与源操作数中先
前读取的一个数据元素所对应的乘积结果相减，并和源操作数中最新读取 的一个数据元素的前一个数据元素所对应的自相关结果相加，得到源操作 数中最新读取的一个数据元素所对应的目的操作数的一个自相关结果。并 且依次将目的操作数的若干个数据元素输出，从而对自相关操作指令可只 进行一次读取、译码和执行，简化自相关运算的复杂程度，同时可以縮小 指令存储器大小，降低指令译码和配置操作的功耗。
图l为自相关运算的原理图2A为本发明一种实施例的结构图2B为本发明另一种实施例的结构图3A为本发明中自相关运算单元的一种实施例的结构图； 图3B为本发明中自相关运算单元的另一种实施例的结构图； 图3C为本发明中自相关运算单元的又一种实施例的结构图。
具体实施方式
下面通过具体实施方式
结合附图对本发明作进一步详细说明。 以下说明描述在处理装置、计算机或软件程序中执行自相关或求平均 功率操作的一种技术的实施例。在以下描述中，阐述诸如处理器类型、微 体系结构、启动机制等的大量具体细节，以提供对本发明的透彻理解。然 而，本领域的技术人员会理解，没有这类具体描述细节，也可实施本发明。 虽然参照数字信号处理器来描述以下实施例，但是，其它实施例适用于其 它类型的集成电路和逻辑装置。
数据的处理如果按照数据信号处理的算法特征来进行无疑可以提高 处理器的整体性能。例如在宽带通信领域，系统的基带处理部分普遍具有 流水线或流处理的结构特征。每个处理模块接收若干具有同质数据元素的 数据流，经过若干次重复的操作，生成若干具有同质数据元素的新的数据 流。对于这种具有较高规律性数据的处理，采用较大粒度的执行单元对数据的快速处理是有利的。例如可以将进行上述一次重复的操作由处理器中 的一个执行单元来处理。由于这个执行单元每次进行相同的处理，而存储 源操作数的位置和寻址方法是相对固定的，因此每次重复的操作不需要重 复读取和对指令进行译码。通过在数据流处理之前或者开始处理之时执行 一次指令操作(可以通过一条指令或多条指令来完成)完成对执行单元的 配置。执行单元最好是数据驱动的。这样，执行单元每接收一个数据就执 行一次操作。可以在指令中指出完成一次任务需要的接收的数据个数，即 源操作数包括的数据单元的数目。如果源操作数中的所有数据单元均处理 完毕并完成结果输出，执行单元立即停止工作，等待下一次配置和任务。 本发明的实施例包括用于实现自相关运算的单元。图l为自相关操作
的原理示意图。自相关操作结果是进入窗口 A中的多个数据元素与对应的 进入窗口 B中的多个数据元素的共轭值的复数乘积之和，而前一次操作的 自相关结果总是已知的，因此当前自相关操作实际上是前一次操作的自相 关结果加上最新进入窗口 A的数据元素102与最新进入窗口 B的数据元素 104的共轭值的复数乘积结果并减去即将移出窗口 A的数据元素103和即 将移出窗口 B的数据元素105的共轭值的复数乘积结果。根据数据流的流 向，数据流首先进入窗口A。当窗口 B接收到数据流的第一个数据元素之 前，可以将窗口B中的数据元素理解为零值，因此自相关值为零。当窗口 B接收到数据流的第一个数据元素时，自相关值开始存在实际意义。而当 数据流的第一个数据元素成为105时，自相关结果开始输出。因此，当数 据流的数据元素进入窗口 A而没有进入窗口 B时，不需要执行自相关运算； 当第一个数据元素进入窗口B时，即开始自相关运算，但保留自相关结果， 不向外输出；当第一个数据元素移出窗口B之前，进行自相关操作，保留 并输出自相关结果。之后，数据流每移动一个数据元素位，输出一个自相 关结果。直到数据流的最后一个数据元素进入窗口 A，此时输出最后一个 自相关结果。
连续自相关操作的源操作数即是上述的数据流，其包括若干个数据元 素。本发明的实施例即是用于对具有确定数据元素个数的源操作数进行自 相关运算。
请参考图2A，在一种实施例中，完成自相关运算的处理器200包括算 法数据控制部件(简称ADU) 203、配置寄存器205和至少一个算术逻辑运 算单元，算术逻辑运算单元至少包括一个用于执行自相关运算的自相关遙算单元201，算法数据控制部件203与配置寄存器205相连，配置寄存器 205与自相关运算单元201相连，自相关运算单元201还分别与源操作数 输入源和目的操作数输出源相连，算法数据控制部件203执行配置指令， 本实施例中是执行自相关操作指令，向配置寄存器205发送第一配置信息， 自相关运算单元201根据第一配置信息对其自身的功能进行配置。
在本实施例中算法数据控制部件203包括用于存储指令或数据的存储 单元204和用于对指令进行译码的译码单元214，在其它实施例中，算法 数据控制部件还可以是包括其它单元。本实施例中，算法数据控制部件所 执行的配置指令包括操作码、配置信息和配置目的，操作码为规定指令所 执行操作的命令码，配置信息为指令操作的对象，配置目的用于指定写入 配置信息的配置寄存器，对于自相关操作指令，配置信息包括源操作数的 数据元素个数、自相关运算的窗口长度和两个窗口之间的距离，在其它实 施例中，配置信息还可以包括其它信息。算法数据控制部件203读取存储 单元204中的自相关操作指令，通过译码单元214对指令进行译码，将译 码得到的第一配置信息写入配置寄存器205，自相关运算单元201根据第 一配置信息来进行功能配置，实现对自相关操作具体参数的设置，如源操 作数包含的数据单元数目、自相关运算的窗口长度和自相关运算中两个窗 口之间的距离。源操作数的数据元素可以直接来自于数字信号处理器的端 口，也可以来自于数字信号处理器内部的寄存器或者数据存储器，即源操 作数输入源可以是处理器的端口、内部寄存器或者数据存储器。类似地， 目的操作数的数据元素可以存储到数字信号处理器的端口 、内部寄存器或 数据存储器中，即目的操作数输出源也可以是处理器的端口、内部寄存器 或者数据存储器。
处理器对源操作数执行单指令多数据输入多数据输出的自相关指令， 对自相关运算单元的功能进行配置，按照源操作数中的数据元素的顺序对 源操作数依次进行读取和执行，并且依次将目的操作数的若干个数据元素 输出，从而对自相关操作指令可只进行一次读取、译码和执行，简化自相 关运算的复杂程度。
请参考图2B，在另一种实施例中，完成自相关运算的处理器200与上 述实施例的主要区别是还包括互联逻辑单元206,配置寄存器205还与互 联逻辑单元206相连，算法数据控制部件203还执行其他配置指令，向配 置寄存器205发送第二配置信息，互联逻辑单元206根据第二配置信息对
7源操作数据的输入和目的操作数据的输出路径进行配置。
本实施例中，处理器200包括多个执行数字信号处理的算术逻辑运算 单元(ALU) 202，对指令进行读取和译码、以产生功能和连接关系的配置 信息的算法数据控制部件(ADU) 203，存储经指令译码得到的配置和控制 信息的配置寄存器(Config) 205，负责对ALU和端口 (Ports)连接关系、 多个ALU之间连接关系和多个端口之间连接关系进行配置的互连逻辑单元 206，以及负责与外部处理器单元间的总线209连接的端口 208。 ALU能完 成的功能，包括但不限于加法、减法、乘法、乘法累加、与、或、异或、 左算术/逻辑移位、右算术/逻辑移位、比较、传送等算术运算和逻辑运算。 例如执行自相关运算的ALU 201能够完成较复杂的运算任务，可以经过配 置实现一个包括多个数据元素的数据流的自相关运算处理。互连逻辑单元 206包括用于多个ALU之间数据交换的寄存器(Reg) 207。 211和212分别 为配置ALU功能和配置ALU与端口间连接关系的控制总线。210是ALU与 互连逻辑单元206间的数据总线。213是端口 208与互连逻辑206间的数 据总线。
在本实施例中，自相关操作的流程是ADU203读取并译码存储单元 MEM204中的自相关指令，将译码得到的功能和连接关系的配置信息写入配 置寄存器205;自相关ALU201和互连逻辑单元206根据配置寄存器205中 的信息完成对功能和连接关系的配置，功能配置实现了对自相关操作具体 参数的设置，如源操作数包含的数据单元数目、自相关运算的窗口长度和 自相关运算中两个窗口之间的距离，连接关系配置实现了对自相关操作的 源操作数和目的操作数的位置进行了设定。源操作数输入源可以是处理器 的端口 208、内部寄存器207和数据存储器中的至少一个，目的操作数输 出源也可以是处理器的端口 208、内部寄存器207和数据存储器中的至少 一个，也可以是与源操作数输入源不同的端口或者寄存器。互联逻辑单元 206根据第二配置信息对输入和输出路径进行选择。例如完成配置后，自 相关ALU201就可以读取端口 208或寄存器(Reg) 207中的数据开始连续 的自相关操作，并将自相关操作后的结果输出到端口 208或寄存器(Reg) 207中。
上述实施例中，处理器采用数据驱动模式，有数据就进行处理，并输 出处理结果存入相应的端口或寄存器，没有则等待；等源操作数中的数据 元素都被处理并且目的操作数中的数据元素都输出后，停止处理，并等待下次配置。
根据上述实施例的用于执行自相关运算的自相关运算单元包括相关数 处理单元、乘法器、加法器、第二移位寄存器和寄存器。相关数处理单元 的输入端用于输入源操作数的数据元素，乘法器的输入端分别用于输入源 操作数的数据元素和相关数处理单元输出的结果，乘法器的输出端分别连 接加法器和第二移位寄存器，加法器的输入端还分别连接第二移位寄存器 的输出端和寄存器的输出端，加法器的输出端分别连接寄存器的输入端和 用于输出目的操作数的数据元素。
相关数处理单元用于确定与输入源操作数的数据元素进行相乘的相关
数，输入源操作数的数据元素即为进入窗口A的第一个数据元素，当源操 作数中的数据元素为实数时，与输入源操作数的数据元素进行相乘的相关 数即为进入窗口 B的第一个数据元素。当源操作数中的数据元素为复数时， 与输入源操作数的数据元素进行相乘的相关数即为进入窗口 B的第一个数 据元素的共轭值。
下面以源操作数中的数据元素为复数为例进行说明。 图3A为根据上述实施例的自相关运算单元的一种实施例的逻辑框图。 源操作数中的数据元素为复数，相关数处理单元包括第一移位寄存器(即 源操作数数据元素移位寄存器)300和求共轭单元306，源操作数数据元素 移位寄存器300的输入端用于输入源操作数的数据元素，其输出端连接求 共轭单元306的输入端，求共轭单元306的输出端连接乘法器，本实施例 中，乘法器为复数乘法器307，加法器为复数加法器308，具体包括两个复 数加法器和一个复数减法器，第二移位寄存器为复数乘法结果移位寄存器 301，寄存器为自相关结果寄存器309。输入源操作数数据元素一路送复数 乘法器307, —路送源操作数数据元素移位寄存器300的左侧第一个寄存 器位303。源操作数数据元素移位寄存器300存储源操作数或其中部分数 据元素，每新接收源操作数的一个数据元素，源操作数数据元素移位寄存 器300中的数据向某个方向移动一位，丢弃一个先前存储的源操作数的数 据元素，同时将新接收的数据元素存入源操作数数据元素移位寄存器300 中因移位而产生的空位寄存器单元。移位寄存器300的最后一个寄存器位 302对应于图1中最新进入窗口 B的数据元素104。因此移位寄存器300 的有效长度为图1中分别进入两个窗口的第一个数据元素之间的距离，也 就是窗口 A和窗口 B之间的距离。将源操作数移位寄存器中因移位而即将丢弃的一个源操作数的数据元素(即寄存器中的数据元素302)经求共轭 单元306，并将其结果与最新接收的源操作数的一个数据元素进行复数乘 法。复数乘法器307的输出结果一路送复数加法器308， 一路送复数乘法 结果移位寄存器301的左侧第一个寄存器位304。复数乘法结果移位寄存 器301存储源操作数的部分数据元素所对应的复数乘积结果，每新产生一 个复数乘积结果，复数乘法结果移位寄存器301中的数据向某个方向移动 一位，丢弃一个先前存储的源操作数的数据元素所对应的复数乘积结果， 同时将新产生一个复数乘积结果存入复数乘法结果移位寄存器301中因移 位而产生的空位寄存器单元；复数乘法结果移位寄存器301的长度即为自 相关操作的窗口长度，即窗口A或窗口B的长度，窗口A和窗口B的长度 相等，305为最后一个寄存器位，其存储值对应于图1中数据流数据元素 103与105的共轭值的乘积结果。复数加法器308接收三路输入数据，分 别为前一次自相关值、当前复数乘法器结果和存储在寄存器305中的值。 其中输入的存储在寄存器305中的值是经复数加法器308中的减法器做减 法运算。复数加法器的输出结果一路存入相关值寄存器309， 一路作为目 的操作数的数据元素输出。相关值寄存器309存储源操作数中最新读取的 一个数据元素的前一个数据元素所对应的自相关结果。
两个移位寄存器每接收一个数据自动向指定方向移动一个寄存器位， 本实施例中，两个移位寄存器每接收一个数据自动向右移动一个寄存器位。 在其它实施例中，也可以定义两个移位寄存器每接收一个数据自动向左移 动一个寄存器位。
本实施例的自相关操作运算的过程为将源操作数中最新读取的一个 数据元素与源操作数中先前读取的一个数据元素的共轭值进行复数相乘，
得到一个复数的或实数的乘积结果；将这一乘积结果与源操作数中先前读 取的一个数据元素所对应的乘积结果相减，并和源操作数中最新读取的一 个数据元素的前一个数据元素所对应的自相关结果相加，得到源操作数中 最新读取的一个数据元素所对应的目的操作数的一个自相关结果。
图3B为根据上述实施例的自相关运算单元的另一种实施例的逻辑框 图。源操作数中的数据元素仍然为复数，与图3A实施例不同在于，求共轭 单元306的位置和源操作数数据元素移位寄存器300的更换。第一移位寄 存器为源操作数数据元素共轭值移位寄存器310，输入源操作数直接进行 求共轭，然后存入源操作数数据元素共轭值移位寄存器310。移位寄存器310的第一个寄存器位和最后一个寄存器位分别是311和312。
当源操作数中的数据元素为实数时，相关数处理单元可以不需要求共 轭，所以相关数处理单元包括第一移位寄存器，第一移位寄存器的长度与 图3A和图3B中的第一移位寄存器的长度相同，第一移位寄存器的输入端 输入源操作数的数据元素，其输出端连接乘法器，将输入的数据元素进行 移位后和当前输入的数据元素进行相乘。相应的，乘法器和加法器也分别 为实数乘法器和实数加法器。
对于上述实施例中的移位寄存器，其有效长度由指令译码得到的功能 配置信息来确定。也就是说，自相关运算单元包括两个相对较长的移位寄 存器，而在实际进行自相关操作时，根据功能配置信息分别确定源操作数 数据元素移位寄存器300 (或源操作数数据元素共轭值移位寄存器310)和 复数乘法结果移位寄存器301的有效长度。如前面所述移位寄存器300 (或 310)的有效长度为自相关运算的两个窗口之间的距离，即图1中分别进入 两个窗口的第一个数据元素之间的距离，移位寄存器301的长度即为自相 关操作的窗口长度。
当移位寄存器300 (或310)的有效长度为零时，表明两个窗口重叠， 相应操作也从自相关操作变为求功率操作。
图3C为求平均功率操作的算术逻辑单元的逻辑框图。当源操作数数据 元素移位寄存器300或源操作数数据元素共轭值移位寄存器310的有效长 度为零时，自相关运算单元可以用来求一定数目的数据元素的平均功率， 假设是求窗口 A中的数据元素的平均功率，每个元素的功率实际指其绝对 值的平方，因此算法是对窗口A中的每个元素求绝对值的平方(可以通过 数据本身和它的共轭值相乘而得到)，然后根据窗口中的元素个数求平均 值)。当求一定数目的数据元素的平均功率，在上述实施例的基础上需要添 加求平均逻辑单元313。另外，求共轭单元306直接对源操作数最新读取 的一个数据元素求共轭值，复数乘法器307将源操作数最新读取的一个数 据元素及其共轭值进行复数乘法操作，得出一个实数值；复数乘法结果移 位寄存器301存储源操作数的部分数据元素所对应的实数乘积结果，每新 产生一个实数乘积结果，复数乘法结果移位寄存器中的数据向某个方向移 动一位，丢弃一个先前存储的源操作数的数据元素所对应的实数乘积结果， 同时将新产生一个实数乘积结果存入复数乘法结果移位寄存器中因移位而 产生的空位寄存器单元。相关值寄存器309改为了功率值寄存器314，功
ii率值寄存器314存储源操作数中最新读取的一个数据元素的前一个数据元 素所对应的功率之和。复数加法器309改为了实数加法器315。实数加法 器315将新产生的一个实数乘法结果与复数乘法结果移位寄存器中因移位 而即将丢弃的一个实数乘积结果进行减法操作，并与功率值寄存器中存储 的前一个数据元素所对应的功率值结果进行加法操作，得到源操作数最新 读取的一个数据元素所对应的功率之和。求平均逻辑单元313对实数加法 器求出的功率之和求平均，得到源操作数的部分数据元素的平均功率。由 于实数加法器315输出为多个数据元素的功率之和，因此求平均逻辑单元 313的功能是求出一定窗口长度内的数据元素的平均功率。最简单的做法 是通过向右移位来实现。
本实施例的操作过程是将源操作数中最新读取的一个数据元素与源 操作数中最新读取的一个数据元素的共轭值进行复数相乘，得到一个实数 的乘积结果；将这一乘积结果与源操作数中先前读取的一个数据元素所对 应的乘积结果相减，并和源操作数中最新读取的一个数据元素的前一个数 据元素所对应的功率之和相加，并求平均，得到源操作数中最新读取的一 个数据元素所对应的目的操作数的一个平均功率。
本发明的相同技术和理论可容易地应用到可获益于较高流水线吞吐量 和改进性能的其它类型的电路或半导体装置。本发明的理论适用于执行数 据操作的任何处理器和机器。但是，本发明不限于执行64位、32位或16 位数据操作的处理器或机器。
根据本发明的一个方面，提供了一种已在其中存储了指令的机器可读 介质，所述指令在由机器执行时，使所述机器执行包括以下步骤的方法-连续读取具有多个复数或实数特性数据值的源操作数的数据元素；确定源 操作数中新读取的多个数据元素与源操作数中先前或者新读取的多个数据 元素之间的相关结果；存储所述相关结果，即连续存储多个具有复数特性 或实数特性数据值的目的操作数的数据元素。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说 明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术 领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若 干简单推演或替换，都应当视为属于本发明的保护范围。
权利要求
1. 一种自相关运算单元，其特征在于包括相关数处理单元、乘法器、加法器、第二移位寄存器和寄存器，所述相关数处理单元的输入端用于输入源操作数的数据元素，所述乘法器的输入端分别用于输入源操作数的数据元素和相关数处理单元输出的结果，所述乘法器的输出端分别连接加法器和第二移位寄存器，所述加法器的输入端还分别连接第二移位寄存器的输出端和寄存器的输出端，所述加法器的输出端分别连接寄存器的输入端和用于输出目的操作数的数据元素。
2. 如权利要求1所述的自相关运算单元，其特征在于所述相关数 处理单元包括第一移位寄存器和求共轭单元，所述第一移位寄存器的输入 端用于输入源操作数的数据元素，其输出端连接求共轭单元的输入端，所 述求共轭单元的输出端连接乘法器；或者所述共轭单元的输入端用于输入 源操作数的数据元素，其输出端连接第一移位寄存器的输入端，所述第一 移位寄存器的输出端连接乘法器。
3. 如权利要求1所述的自相关运算单元，其特征在于所述相关数 处理单元包括第一移位寄存器，所述第一移位寄存器的输入端用于输入源 操作数的数据元素，其输出端连接乘法器。
4. 如权利要求2或3所述的自相关运算单元，其特征在于所述第 一移位寄存器的长度为自相关运算的两个窗口之间的距离，所述第二移 位寄存器的长度为自相关运算的窗口长度。
5. 如权利要求4所述的自相关运算单元，其特征在于所述第一移 位寄存器和第二移位寄存器每接收一个数据自动向指定方向移动一个寄 存器位。
6. 如权利要求2或3所述的自相关运算单元，其特征在于所述第 一移位寄存器的长度为0，所述自相关运算单元还包括求平均逻辑单元， 所述求平均逻辑单元的输入端连接加法器的输出端，输出端用于输出目的 操作数数据元素。
7. —种处理器，包括算法数据控制部件，其特征在于还包括配置 寄存器和至少一个算术逻辑运算单元，所述算术逻辑运算单元至少包括一 个如权利要求1至6中任一项所述的用于执行自相关运算的自相关运算单 元，所述算法数据控制部件与配置寄存器相连，配置寄存器与自相关运算单元相连，所述算法数据控制部件执行自相关操作指令，向所述配置寄存 器发送第一配置信息，所述自相关运算单元根据第一配置信息对其自身的 功能进行配置。
8. 如权利要求7所述的处理器，其特征在于所述第一配置信息包 括源操作数的数据元素个数、自相关运算的窗口长度和两个窗口之间的距 离。
9. 如权利要求7或8所述的处理器，其特征在于还包括互联逻辑单元，所述配置寄存器还与互联逻辑单元相连，所述算法数据控制部件还 执行配置指令，向所述配置寄存器发送第二配置信息，所述互联逻辑单元 根据第二配置信息对源操作数据的输入和目的操作数据的输出路径进行 配置。
10. 如权利要求7所述的处理器，其特征在于所述算法数据控制部件包括用于存储指令或数据的存储单元和用于对指令进行译码的译码单元。
全文摘要
本发明公开了一种自相关运算单元和处理器，自相关运算单元包括相关数处理单元、乘法器、加法器、第二移位寄存器和寄存器，处理器通过执行自相关操作指令，对自相关运算单元的功能进行配置，按照源操作数中的数据元素的顺序对源操作数依次进行读取和执行自相关运算，并且依次将目的操作数的若干个数据元素输出，从而对自相关操作指令可只进行一次读取、译码和执行，简化自相关运算的复杂程度。
文档编号G06F9/38GK101477456SQ200910105058
公开日2009年7月8日 申请日期2009年1月14日 优先权日2009年1月14日
发明者倪学文, 刘雪娇, 焦玉中, 王新安 申请人:北京大学深圳研究生院