专利名称：高速串行信号撷取系统及方法
技术领域：
本发明涉及一种撷取系统及方法，特别涉及一种对高速串行信号进行撷取的系 统及方法。
背景技术：
在电子产品(如电脑)的传输信号中，高速串行信号为最常见，由于此种信号 的传输速率最高可达lOGbps，为了补偿传输路径的损耗及减低阻抗不连续造成的信号 反射，需在信号传送端使用均衡器来补偿传输路径的损耗及减低阻抗不连续造成的信 号反射。然而，由于芯片设计的限制，信号传送端能提供的均衡器参数十分有限，举 QPI (Quick Path Interconnect,快速通道互联)信号为例，一组QPI接口有40对QPI差分 信号，而每一组QPI接口对应的芯片仅能提供一对均衡器参数，为了得到最佳化的均衡 器参数必须撷取每一组接口中的40对差分信号进行仿真，若以手动方式撷取不但费时， 而且容易发生错误。
发明内容
鉴于以上内容，有必要提供一种可快速准确的对高速串行信号进行撷取的系统 及方法。一种高速串行信号撷取系统，运行于一电脑中，所述电脑包括一存储设备及一 显示器，所述存储设备用于存储一包含有每一芯片封装长度信息的芯片封装长度文件及 一包含有使用者设定的高速串行信号信息的布线文件，所述显示器用于将输出结果进行 显示，所述高速串行信号撷取系统包括一加载模块，用于从所述存储设备中读取所述芯片封装长度文件；一布线撷取模块，用于从所述存储设备中读取所述布线文件并根据所述布线文 件选取使用者设定的高速串行信号；—数据撷取及分析模块，用于接收所述芯片封装长度文件及所述高速串行信 号，并根据所述高速串行信号撷取所述选取的高速串行信号连接的起点芯片与终点芯片 的引脚信息，并根据所述引脚信息从所述芯片封装长度文件中找出对应所述引脚信息的 芯片封装长度信息，并从所述选取的高速串行信号的起点芯片开始分析布线特性不连续 处，并依序将起点芯片封装长度信息、布线长度信息及终点芯片封装长度信息输出；及一输出模块，用于接收所述数据撷取及分析模块输出的起点芯片封装长度信 息、布线长度信息及终点芯片封装长度信息并将其以报表的形式通过所述显示器进行显示。一种高速串行信号撷取方法，利用一电脑对高速串行信号进行撷取，所述电脑 包括一存储设备及一显示器，所述存储设备用于存储一包含有每一芯片封装长度信息的 芯片封装长度文件及一包含有使用者设定的高速串行信号信息的布线文件，所述显示器 用于将输出结果进行显示，所述高速串行信号撷取方法包括以下步骤
a 通过一加载模块从所述存储设备中读取所述芯片封装长度文件并将其传送给 一数据撷取及分析模块；b 通过一布线撷取模块从所述存储设备中读取所述布线文件并将其传送给所述 数据撷取及分析模块，并根据所述布线文件选取使用者设定的高速串行信号；c 通过所述数据撷取及分析模块撷取所述选取的高速串行信号的起点芯片与终 点芯片的引脚信息并根据所述引脚信息从所述芯片封装长度文件中找出对应所述引脚信 息的芯片封装长度信息，并从所述选取的高速串行信号的起点芯片开始分析布线特性不 连续处，并依序将起点芯片封装长度信息、布线长度信息及终点芯片封装长度信息输出 给一输出模块；及d 通过所述输出模块接收所述数据撷取及分析模块输出的起点芯片封装长度信 息、布线长度信息及终点芯片封装长度信息，并将其以报表的形式通过所述显示器进行显不。相较现有技术，所述高速串行信号撷取系统及方法通过将所述高速串行信号连 接的两端芯片的封装长度以文件格式存储在所述存储设备中，并通过所述加载模块自动 撷取高速串行信号连接的起点芯片与终点芯片的封装长度信息，并可将布线文件中的所 有高速路径信号依接口端区分并将高速路径信号所有区段的布线长度信息及高速串行信 号连接的起点芯片与终点芯片的封装长度信息进行显示输出。所述高速串行信号撷取系 统及方法可快速准确的撷取高速串行信号信息，并以报表方式输出撷取的高速串行信号 信息，减少了仿真所需之前置作业时间，降低了手动操作可能发生的错误。
下面参照附图结合具体实施方式
对本发明作进一步的说明。图1是本发明高速串行信号撷取系统较佳实施方式的方框图。图2是本发明高速串行信号撷取方法较佳实施方式的流程图。图3是本发明高速串行信号撷取系统较佳实施方式输出的报表信息。
具体实施例方式请参考图1，本发明高速串行信号撷取系统100运行于一电脑10中用于对所述电 脑10的高速串行信号进行撷取，以用于后续的高速串行信号完整性仿真。所述电脑10 还包括一存储设备200 (如硬盘)及一显示器300。所述存储设备200用于存储一芯片封 装长度文件210及一布线文件220，所述芯片封装长度文件210包含有每一芯片的封装长 度信息，所述布线文件220包含有使用者设定的高速串行信号信息。所述显示器300用 于将所述高速串行信号撷取系统100输出的结果进行显示。所述高速串行信号撷取系统100的较佳实施方式包括一加载模块110、一布线撷 取模块120、一数据撷取及分析模块130及一输出模块140。所述高速串行信号撷取系统 100中的各模块由电脑程序构成。所述加载模块110用于从所述存储设备200中读取所述芯片封装长度文件210 并将其传送给所述数据撷取及分析模块130，所述布线撷取模块120用于从所述存储设备 200中读取所述布线文件220并根据所述布线文件220选取使用者设定的高速串行信号，并将选取的高速串行信号传送给所述数据撷取及分析模块130，所述数据撷取及分析模块 130用于撷取所述选取的高速串行信号连接的起点芯片与终点芯片的引脚信息，并根据 所述引脚信息从所述芯片封装长度文件210中找出对应所述引脚信息的芯片封装长度信 息，并从所述选取的高速串行信号的起点芯片开始分析布线特性不连续处，并依序将起 点芯片封装长度信息、布线长度信息及终点芯片封装长度信息输出给所述输出模块140。 其中，所述布线特性不连续处是指布线宽度不同或布线层面不同，若布线层面不同则需 要将不连续处之间的布线长度加总作为此段不连续处的布线长度信息。所述输出模块140 用于接收所述数据撷取及分析模块130输出的起点芯片封装长度信息、布线长度信息及 终点芯片封装长度信息并将其以报表(如图3所示)的形式通过所述显示器300进行显 示。例如，图3中的Net name代表高速通道互联名称(CPU与IOH间的连结)，Tx_Pkg 代表起点芯片封装长度信息，Lenl-Len5代表布线长度信息，Rx_Pkg代表终点芯片封装 长度fe息。请参考图2，本发明高速串行信号撷取方法的较佳实施方式包括以下步骤步骤Si:执行所述高速串行信号撷取系统100，所述加载模块110从所述存储设 备200中读取所述芯片封装长度文件210并将其传送给所述数据撷取及分析模块130。步骤S2 所述布线撷取模块120从所述存储设备200中读取所述布线文件220 并将其传送给所述数据撷取及分析模块130，并根据所述布线文件220选取使用者设定的 高速串行信号。步骤S3 所述数据撷取及分析模块130撷取所述选取的高速串行信号的起点芯 片与终点芯片的引脚信息并根据所述引脚信息从所述芯片封装长度文件210中找出对应 所述引脚信息的芯片封装长度信息，并从所述选取的高速串行信号的起点芯片开始分析 布线特性不连续处，并依序将起点芯片封装长度信息、布线长度信息及终点芯片封装长 度信息输出给所述输出模块140。步骤S4 所述输出模块140接收所述数据撷取及分析模块130输出的起点芯片 封装长度信息、布线长度信息及终点芯片封装长度信息，并将其以报表的形式通过所述 显示器400进行显示。所述高速串行信号撷取系统100通过将所述高速串行信号连接的两端芯片的封 装长度以文件格式存储在所述存储设备200中，并通过所述加载模块110自动撷取高速串 行信号连接的起点芯片与终点芯片的封装长度信息，并可将布线文件中的所有高速路径 信号依接口端区分并将高速路径信号所有区段的布线长度信息及高速串行信号连接的起 点芯片与终点芯片的封装长度信息进行显示输出。所述高速串行信号撷取系统100及方 法可快速准确的撷取高速串行信号信息，并以报表方式输出撷取的高速串行信号信息， 减少了仿真所需之前置作业时间，降低了手动操作可能发生的错误。
权利要求
1.一种高速串行信号撷取系统，运行于一电脑中，所述电脑包括一存储设备及一显 示器，所述存储设备用于存储一包含有每一芯片封装长度信息的芯片封装长度文件及一 包含有使用者设定的高速串行信号信息的布线文件，所述显示器用于将输出结果进行显 示，所述高速串行信号撷取系统包括一加载模块，用于从所述存储设备中读取所述芯片封装长度文件；一布线撷取模块，用于从所述存储设备中读取所述布线文件并根据所述布线文件选 取使用者设定的高速串行信号；一数据撷取及分析模块，用于接收所述芯片封装长度文件及所述高速串行信号，并 根据所述高速串行信号撷取所述选取的高速串行信号连接的起点芯片与终点芯片的引脚 信息，并根据所述引脚信息从所述芯片封装长度文件中找出对应所述引脚信息的芯片封 装长度信息，并从所述选取的高速串行信号的起点芯片开始分析布线特性不连续处，并 依序将起点芯片封装长度信息、布线长度信息及终点芯片封装长度信息输出；及一输出模块，用于接收所述数据撷取及分析模块输出的起点芯片封装长度信息、布 线长度信息及终点芯片封装长度信息并将其以报表的形式通过所述显示器进行显示。
2.如权利要求1所述的高速串行信号撷取系统，其特征在于所述存储设备为一硬盘，
3.—种高速串行信号撷取方法，利用一电脑对高速串行信号进行撷取，所述电脑包 括一存储设备及一显示器，所述存储设备用于存储一包含有每一芯片封装长度信息的芯 片封装长度文件及一包含有使用者设定的高速串行信号信息的布线文件，所述显示器用 于将输出结果进行显示，所述高速串行信号撷取方法包括以下步骤a 通过一加载模块从所述存储设备中读取所述芯片封装长度文件并将其传送给一数 据撷取及分析模块；b通过一布线撷取模块从所述存储设备中读取所述布线文件并将其传送给所述数据 撷取及分析模块，并根据所述布线文件选取使用者设定的高速串行信号；c 通过所述数据撷取及分析模块撷取所述选取的高速串行信号的起点芯片与终点芯 片的引脚信息并根据所述引脚信息从所述芯片封装长度文件中找出对应所述引脚信息的 芯片封装长度信息，并从所述选取的高速串行信号的起点芯片开始分析布线特性不连续 处，并依序将起点芯片封装长度信息、布线长度信息及终点芯片封装长度信息输出给一 输出模块；及d 通过所述输出模块接收所述数据撷取及分析模块输出的起点芯片封装长度信息、 布线长度信息及终点芯片封装长度信息，并将其以报表的形式通过所述显示器进行显 示。
全文摘要
一种高速串行信号撷取系统包括加载模块读取芯片封装长度文件；布线撷取模块读取布线文件并选取使用者设定的高速串行信号；数据撷取及分析模块撷取选取的高速串行信号连接的起点芯片与终点芯片的引脚信息并从芯片封装长度文件中找出对应的芯片封装长度信息，并从选取的高速串行信号的起点芯片开始分析布线特性不连续处，并依序将起点芯片封装长度信息、布线长度信息及终点芯片封装长度信息输出；输出模块接收起点芯片封装长度信息、布线长度信息及终点芯片封装长度信息并将其以报表的形式通过显示器进行显示。本发明还提供了一种高速串行信号撷取方法，所述高速串行信号撷取系统及方法可快速准确的撷取拓扑信息，并以报表方式输出拓扑信息。
文档编号G06F17/50GK102024072SQ200910307089
公开日2011年4月20日 申请日期2009年9月16日 优先权日2009年9月16日
发明者李政宪, 许寿国 申请人:鸿富锦精密工业(深圳)有限公司, 鸿海精密工业股份有限公司