用于序向单元的电路设计的设备的制作方法

专利名称：用于序向单元的电路设计的设备的制作方法
技术领域：
本技术涉及合成集成电路和序向单元(sequential cell)，目的是改进功率/时 序性能。更具体地，本实用新型涉及用于包括触发器和锁存器中至少一个的序向单元的电 路设计的设备。
背景技术：
集成电路设计流程通常要历经下面的阶段产品思想、EDA软件、流片试产 (tapeout)、制造设备、封装/组装和芯片。EDA软件阶段包括下表所示出的步骤 在典型的电路设计过程中，人类设计师运行EDA (电子设计自动化)工具，该工具 根据计算机实现的算法来对电路设计进行布局，包括电路设计的序向单元的布局。在计算 机实现的布局后，人类设计师接着手动检查和识别出造成糟糕结果(例如差的时序或差的 可布线性)的序向单元库(bank)。该人为的反复试验慢且昂贵。此外，由于电路设计中元 件的总数目接近于百万个元件，并且达到并且超出几百万个，所以这样的劳动密集处理变 得更加容易出错。自动化的解决方案也有不足，因为用于布局和布线的自动化的解决方案 优化了例如可布线性或时序的参数，但没有进一步考虑例如低功率。修改自动化的解决方 案以增加此类考虑造成在例如可布线性或时序的主要要求中的次优结果。因此，通常设计 师将依赖于自动化的解决方案来产生优化参数(例如可布线性或时序)的设计，并且接着 手工修改这些结果，尽管此类的处理存在劳动密集且易出错。下面将进一步讨论未满足预期的各种特定方法。对序向单元组进行人工选择和封装具有前面所讨论的缺陷。主要缺陷是人工的序 向单元成库(banking)过程是沉闷的、耗时的并且不太可能最小化序向单元成库对时序和 可布线性的影响。另一种方法在布局和时钟树合成之间进行迭代。由时钟树元件(缓冲器或ICG) 所驱动的序向单元被布置成中心是时钟树元件的曼哈顿圆。曼哈顿成圆并不节省与序向单 元成库同样多的功率，因此曼哈顿圆的网电容量通常超过用于驱动相同数量的序向单元的 序向单元库的网电容量。在另一个方法中，最小数目的连线被添加到时钟树以减小时间树对变化的敏感 性，而不需要付出使用时钟网格的全部功率代价。然而，使用快速SPICE来分析非时钟树拓 扑可能会复杂化设计流程，因为大多数设计不需要针对时钟树拓扑的快速SPICE以便分析 时钟树。

实用新型内容本技术的各种方面针对用于序向单元的电路设计的设备，用于序向单元的电路设 计的方法和用于执行该方法的计算机指令。序向单元被定义为指触发器和/或锁存器。根 据本实用新型的一个方面，提供一种用于包括触发器和锁存器中至少一个的序向单元的电 路设计的设备，其包括接收装置，其配置成接收电路设计网表的序向单元的初步布局以形成初步设置，所述初步布局至少基于所述序向单元的时序和可布线性；以及识别装置，其配 置成基于所述初步设置，识别在对其执行后续布局以形成行和列的贴近设置后，得到功耗 改进和时序变化改进的初步设置中的序向单元组，其中所述组的序向单元的贴近设置不同 于所述组的序向单元的初步设置。在一个实施方式中，该设备进一步包括执行装置，其配 置成执行所述组的后续布局以形成行和列的贴近设置。在一个实施方式中，该设备进一步 包括执行装置，其配置成执行所述组的后续布局以形成行和列的贴近设置；以及解散装 置，其配置成响应于布线贴近设置的失败，解散贴近设置的组，在对所述解散的组执行后续 布局以形成不同于所述行和列的贴近设置的所述序向单元的后续设置后，所述贴近设置的 组能得到可布线性改进。在一个实施方式中，序向单元组属于单个流水线级。在一个实施方 式中，序向单元组构成单个寄存器传送语言向量。在一个实施方式中，序向单元组构成至少 16个序向单元的单个寄存器传送语言向量。在一个实施方式中，序向单元组由公共门控时 钟信号提供时钟。在一个实施方式中，序向单元组由公共门控时钟信号提供时钟，并且其中 所述序向单元组构成不多于128个序向单元的单个寄存器传送语言向量。在一个实施方式 中，第一比值超过第二比值，所述第一比值是i)所述序向单元组的总面积比上ii)包围所 述序向单元组的最小矩形的面积，以及所述第二比值是i)所述电路设计网表的所有序向 单元的总面积比上ii)电路设计网表的总管芯面积减去电路设计网表的硬宏块的总面积。 根据本实用新型的另一个方面，提供一种用于包括触发器和锁存器的至少一个的序向单元 的电路设计的设备，其包括接收装置，其配置成接收电路设计网表的序向单元组的标识， 所述组的标识基于来自于所述序向单元的初步布局的初步设置，所述初步布局至少基于所 述序向单元的时序和可布线性；以及执行装置，其配置成执行所述组的贴近布局以形成行 和列的贴近设置，所述贴近设置中的所述组具有相对于所述初步设置中的所述组功耗改进 和时序变化改进。在一个实施方式中，该设备进一步包括解散装置，其配置成响应于布线 所述贴近设置的失败，解散贴近设置的组，在对所述解散的组执行后续布局以形成不同于 所述行和列的贴近设置的所述序向单元的后续设置后，所述贴近设置的组能得到可布线性 改进。在一个实施方式中，执行装置包括确定装置，其配置成确定所述贴近设置的行和列的 数目，使得所述贴近设置的第一高度与宽度比近似于包围所述初步布局中所述序向单元组 的最小矩形的第二高度与宽度比。在一个实施方式中，执行装置包括确定装置，其配置成基 于所述组中的所述序向单元的初步设置中的相对位置，确定所述组中的序向单元的贴近设 置的相对位置。在一个实施方式中，执行装置包括确定装置，其配置成基于所述组中的序向 单元的所述初步设置中的相对水平坐标位置，确定所述组中的序向单元的贴近设置中的相 对水平坐标位置。在一个实施方式中，执行装置包括确定装置，其配置成基于所述组中的序 向单元的初步设置中的相对垂直坐标位置，确定所述组中的序向单元的贴近设置中的相对 垂直坐标位置。在一个实施方式中，执行装置包括布局装置，其配置成将集成时钟门控单元 布局在所述贴近设置的中间位置。根据本实用新型的另一个方面，提供一种用于包括触发 器和锁存器的至少一个的序向单元的电路设计的设备，其包括接收装置，其配置成接收电 路设计网表的序向单元组的行和列的贴近设置；解散装置，其配置成响应于布线所述贴近 设置的失败，解散贴近设置的组，在对解散的组执行所述后续布局以形成不同于所述行和 列的贴近设置的所述序向单元的后续设置后，所述贴近设置的组能得到可布线性改进。在 一个实施方式中，该设备进一步包括执行装置，其配置成执行所述解散的组的序向单元的
6后续布局。在一个实施方式中，该设备进一步包括确定装置，其配置成响应于布线贴近设置 的失败，确定所述贴近设置的网数超出布线容量。一个实施方式具有这样的方法步骤，接收电路设计网表的序向单元的初步布局； 并且基于该初步布局的初步设置，识别对其执行后续布局后得到功耗改进和时序变化改进 的序向单元组。初步布局至少基于序向单元的时序和可布线性。识别的序向单元组的功耗 改进和时序变化改进的机会是识别的序向单元组被后续布局成行和列的贴近(proximate) 设置的结果。该组的序向单元的贴近设置不同于组的序向单元的初步设置。一些实施方式进一步包括执行组的后续布局，以形成行和列的贴近设置。然而，尽 管有功耗改进和时序变化改进的机会，但后续布局可能失败，其中功耗改进和时序变化改 进的机会来源于将识别的序向单元组后续布局以形成行和列的贴近设置。例如，由于不能 布线贴近设置，所以后续布局可能失败。响应于这样的失败，识别的组被解散，在这种情况 下，由于在执行解散的组的后续布局后，识别的组得到改进的可布线性。后续布局导致解散 的组的后续单元的后续设置，这不同于行和列的贴近设置。在各种实施方式中，识别的序向单元组满足各种准则，例如序向单元组属于单个 的流水线级，序向单元组构成单个寄存器传送语言矢量(例如，至少16个序向单元和/或 不多于128个序向单元)，和/或序向单元组由公共门控时钟信号来提供时钟。识别的序向 单元组满足的另一个更为公式化的准则是第一比值超出第二比值。第一比值是i)序向单 元组的总面积比ii)包围序向单元组的最小矩形的面积。第二比值是i)电路设计网表的 所有序向单元的总面积比ii)电路设计网表的总管芯面积减去电路设计网表的硬宏块的 总面积。另一种实施方式具有这样的方法步骤接收电路设计网表的序向单元组的标识； 并且执行将该序向单元组的贴近布局以形成行和列的贴近设置。该组的标识基于来自序向 单元的初步布局的初步设置。初步布局至少基于序向单元的时序和可布线性。相对于初步 设置中的组，贴近设置中的组具有改进的功耗和改进的时序变化。然而，尽管行和列的贴近设置中存在识别的序向单元组的功耗改进和时序变化改 进的机会，但该贴近布局可能失败。例如，由于不能布线贴近设置，所以贴近布局可能失败。 响应于这样的失败，识别的组被解散，在这种情况下，由于在执行解散的组的后续布局后， 识别的组得到可布线性改进。后续布局导致解散的组的后续单元的后续设置，这不同于行 和列的贴近设置。在一些实施方式中，执行贴近布局包括确定序向单元组的贴近设置的行数和列 数，在一个例子中，行数和列数被确定成使得贴近设置的第一高度对宽度比接近于包围初 步布局中序向单元组的最小矩形的第二高度对宽度比。在一些实施方式中，执行贴近布局包括确定组中序向单元的贴近设置的相对位 置。例如，贴近设置中的此类相对位置基于组中序向单元的初步设置的相对位置。在另一 个例子中，基于组中序向单元的初步设置中的相对水平坐标位置来确定组中序向单元的贴 近设置中的相对水平坐标位置。在另一个例子中，基于组中序向单元的初步设置中的相对 垂直坐标位置来确定组中序向单元的贴近设置中的相对垂直坐标位置。一些实施方式进 一步包括将集成时钟门控单元布局在贴近设置的中间位置，例如在中间行(或接近于中间 行)或中间列(或接近于中间列)或其他中间区域。[0016]另一实施方式具有这样的方法步骤，包括接收电路设计网表的序向单元的行和列 的贴近设置；并且解散贴近设置的组。此类解散响应于行和列的贴近设置的失败。例如，由 于不能布线贴近设置，所以贴近布局可能失败，例如，确定贴近设置的网数超出布线容量。 在执行解散组的后续布局后，解散的组得到可布线性改进，接着。后续布局导致解散组的后 续单元的后续设置，这不同于行和列的贴近设置。一些实施方式进一步包括执行解散的组的序向单元的后续布局。其他的实施方式是具有计算机可读指令的计算机可读介质，用于执行这里所述的 任意方法。

图1是集成电路的设计和制造的过程的简化框图；图2是集成电路的序向单元的库或组的改进布局的示例过程的简化流程图；图3是集成电路的序向单元组的改进布局的示例过程的另一简化框图；图4A、4B和4C是集成电路的序向单元组的改进布局的各种示例过程的简化框 图；图5是执行序向单元组的后续布局的过程的简化框图，并且使用来自初步布局的 信息以执行贴近布局；图6是实现本技术的多个方面的计算机系统的简化框图；图7示出根据本实用新型的一个实施方式的用于序向单元的电路设计的设备的 简化框图；图8示出根据本实用新型的另一个实施方式的用于序向单元的电路设计的设备 的简化框图；以及图9示出根据本实用新型的另一个实施方式的用于序向单元的电路设计的设备 的简化框图。
具体实施方式
处理流程图1示出说明性的数字集成电路设计和测试流程的简化示图。利用这里的所有流 程，将理解到图1中的许多步骤可以组合，并行地执行或以不同的顺序执行而不会影响所 实现的功能。在一些情况中，仅当也做出其他改变时，步骤的重新设置将获得相同的结果； 而在其他情形中，仅当某些条件也得到满足时，步骤的重新设置将获得相同的结果。这样的 重新设置可能性对于读者来说是明显的。在高层处，图1的过程以产品思想开始(步骤100)并且实现在EDA(电子设计自 动化)软件设计过程中(步骤110)。当设计完成时，制作过程(步骤150)和封装和组装过 程(步骤160)发生，最终得到完成的集成电路芯片(结果170)。在测试器机器上使用预先 确定的测试矢量和预期响应来在步骤180中测试完成的芯片的一些或所有。EDA软件设计过程(步骤110)实际上包括多个步骤112-130，为了简化以线性方 式示出。在实际集成电路设计过程中，具体的设计可能要不得不返回到多个步骤直到某些 测试通过。类似地，在任何实际的设计过程中，这些步骤可能以不同的顺序和组合发生。因此，通过上下文以及通常的解释而非特定的、或建议的用于特定集成电路的设计流程来提 供本说明书。现在将提供EDA软件设计过程(步骤110)的组成步骤的简短描述。系统设计(步骤112)设计师描述他们想实现的功能性，它们可以执行假设规划 以精炼功能性，检查成本等。硬件-软件架构划分可以发生在该阶段。可以在该阶段使用 的、来自 Synopsys 的示例 EDA 软件产品包括 Model Architect、Saber、System Studio 和 Design Ware 产品。逻辑设计和功能验证(步骤114)在该阶段，写入用于该系统中的模块的VHDL或 Verilog代码并且针对功能上的精确性来检查设计。更具体地，检查设计以确保其响应于特 定的输入激励而产生正确的输出。可以在该步骤使用的来自Synopsys的示例EDA软件产 品包括 VCS、VERA、Design Ware 、Magellan、Formality、ESP 和 LEDA 产品。尽管在该阶 段的某些设计可能已经包括某些针对测试设计的特征，例如扫描链和相关的扫描压缩或解 压缩电路，这些不包括在这里所使用的术语“逻辑设计”和“电路设计”中。合成和测试用设计(DFT)(步骤116)这里，VHDL/Verilog被转换成网表。可以针 对目标技术来优化网表。附加地，测试架构的实现发生在该步骤，以允许检查完成的芯片。 可以使用在该步骤的来自Synopsys公司的示例EDA软件产品包括Design Compiler 、 Physical Compiler、Test Compiler、Power Compiler、FPGA Compiler、TetraMAX、 禾口 Design Ware 产品。用于实现测试架构、具有如上所述的较少用户特定配置设置的当前 产品是DFT MAX。DFT MAX在Synopsys的DFT MAX自适应扫描压缩合成，数据手册(2007) 中描述，其通过参考并入在此。网表验证(步骤118)在该步骤处，针对与时序限制的一致性以及针对与VHDL/ Verilog源代码的对应性来检查网表。可以在该步骤处使用的来自Synopsys公司的示例 EDA软件产品包括Formality、PrimeTime和VCS产品。设计规划(步骤120)这里，构建用于芯片的整体布图规划并且针对时序和顶层 布线进行分析。可以在该步骤处使用的来自Synopsys公司的示例EDA软件产品包括Astro 和 IC Compiler 产品。物理实现(步骤122)在该步骤发生布局(电路元件的定位)和布线(电路元件 的连接)。可以在该步骤处使用的来自Synopsys公司的示例EDA软件产品包括Astro和 IC Compiler 产品。分析和提取(步骤124)在该步骤处，在晶体管级来验证电路功能，这接着允许假 设精炼。可以在该步骤处使用的来自Synopsys公司的示例EDA软件产品包括AstroRail、 PrimeRail、Primetime 和 Star RC/XT 产品。物理验证(步骤126)在该步骤处，执行各种检查功能以确保对于制造、电的问 题、光刻的问题和电路的正确性。可以在该步骤处使用的来自Synopsys公司的示例EDA软 件产品包括Hercules产品。流片试产(步骤127)该步骤提供用于生产用于光刻使用的掩模的“流片试产”数 据，以便生产完成的芯片。可以在该步骤处使用的来自Synopsys公司的示例EDA软件产品 包括CATS (R)族产品。分辨率增强(步骤128)该步骤涉及布图的几何处理以便改进设计的可加工性。
9可以在该步骤处使用的来自Synopsys公司的示例EDA软件产品包括Proteus、ProteusAF 和PSMGen产品。掩模制备(步骤130)该步骤包括掩模数据制备和掩模本身的写入。介绍对于无线移动和有线高性能系统，低功率和对变化的低敏感性对于今天的IC设 计是很大的挑战和区分。IC功耗可以被分类成动态和漏泄功率。时钟树是动态功率的主要 消耗体，因为它们频繁地切换并且在芯片上传播。时钟树也是漏泄功率的主要消耗体，因为 它们包含许多缓冲器以驱动所有的有线和序向单元(触发器和锁存器)并且平衡偏移。时 钟树可以消耗IC所消耗的总功率的40%。时钟树也是IC对变化的敏感性的主要原因。假设时钟路径到时序路径的发起翻 转(launching flop)被减慢lOOps，并且时钟路径到相同时序路径的捕获翻转由于0CV(片 上变化)而加速lOOps。则0CV对时序路径的影响将至少是200ps，是0CV对单条时钟路径 影响的两倍。传统的时钟树合成方法试图合成低功率和低偏移时钟树，假设序向单元和 ICG(集成时钟门控单元)的任何任意布局，这是困难的并且日益难处理。本技术通过以支持低功率并且对变化具有更小敏感性的时钟树的合成的方式来 对序向单元和ICG布局，从而解决了时钟树对IC设计的质量(例如，低功率和低偏移)的
重要性。功率感知(power-aware)布局技术对单元进行布局以便缩短具有高切换频率 的网以最小化网切换功率。时钟网通常具有最高的切换频率，从而功率感知布局将序向 单元拉到更接近于驱动它们的叶级时钟树单元(缓冲器或ICG)，这称为序向单元凝块 (clumping)。大约80%的时钟树的网电容量在叶级时钟树单元和序向单元之间的网上，从 而序向单元凝块可有效地减小在叶级的时钟树的网电容量并且因此节省了时钟树功率。这里所述的自动化序向单元布局技术支持针对低功率IC的低功率时钟树的合 成。在7个工业设计中，相对较于(1)商业底流(commercial base flow)和(2)功率感知 布局技术，技术平均上分别减小时钟树功率19. 0%和14. 9%，总功率的15. 3%和5. 2%，以 及在片上变化(士 10%)时减小WNS达1.8%和1.5%。通过根据布局、时序和设计的拥塞信息来生成和对序向单元库进行布局，自动化 时序和可布线性驱动算法最小化对设计时序和可布线性的影响。更具体地，算法自动地(1) 基于设计的初步布局来识别序向单元组，(2)基于序向单元的初步布局，将每个组的序向单 元布局成矩形序向单元库，(3)基于时序分析来避免形成可能影响设计时序的序向单元库 和(4)基于根据布局的拥塞图来避免形成可能影响可布线性的序向单元库。自动化的序向单元成库算法和功率感知布局技术实现在现有技术的商业物理合 成工具、Synopsys的IC Compiler之上。然而，各种商业和非商业物理合成工具可以利用 该技术。一种实现在包括布局、时钟树合成和布线的整个物理合成流程中，将默认的物理合 成流程、功率感知布局流程和自动序向单元成库流程应用在7个工业设计上。设计在90nm 和65nm技术中具有14K到259K个单元。在商业工具的时序器中，设计将0CV建模成具有 CRPR(时钟再会聚悲观移除(Clock Reconvergence Pessimism Removal)的 10%降级(每 个线路或单元的延迟可以变化士 10% )。设计通过详细布线后的布线DRC(设计规则检查)
10违反的数目来测量可布线性。在现代化的工业设计流程中，在自动详细的布线后的布线DRC 违反通过设计工程师使用图形用户接口来通常固定。相比较于默认的流程和功率感知布局流程，自动序向单元成库算法分别平均减小 时钟树功率19. 0%禾口 14. 9%、总芯片功率15. 3%禾口 5. 2%, 0CV下的偏移2. 5%禾口 0. 6%, 以及0CV下的WNS(最差时间违反(Worst Negative Slack)) 1. 8%和1. 5%。在可布线性 方面，自动序向单元成库算法获得超出功率感知布局流程30.0%的改进。相比较于默认流 程，自动序向单元成库算法对可布线性的影响限于5. 0%。下面部分介绍时序和可布线性驱动序向单元成库算法和序向单元成库如何适应 于典型物理合成流程；详细描述如何将序向单元布局成序向单元库；提供实验性的结果和 分析；并且讨论其他特征和结论。时序和拥塞驱动序向单元成库下面的讨论示出了时序和可布线性驱动的自动序向单元成库如何适应于完整的 物理合成流并且描述序向单元成库算法。物理合成流程图2示出序向单元成库如何可以被集成进典型物理合成流程。首先，在步骤202 中执行图化的网表的初步布局。在初步布局中，序向单元连同设计的剩余部分被布局，以便 由布局者来优化时序和可布线性。如果布局者针对时序和可布线性来决定将序向单元布局 成远离彼此(稀疏地)，则将它们并排彼此接触布局成序向单元库可能对时序和可布线性 导致更大的负面影响，假设布局者在进行合理的工作。换句话说，假设布局者是“聪明的”， 那么通过将彼此远离放置的序向单元进行成库，布局者的算法目标被太多的违反。在步骤 202中，在图化的网表初步布局后，在步骤204中基于设计的布局来执行序向单元库(也称 为组)生成。接着在步骤206中，执行增量式布局和基于布局的逻辑优化以便物理地优化包含 在步骤204中形成的序向单元库的设计。在步骤208中，某些序向单元库被分解(也称为解 散)以最小化序向单元成库对时序和可布线性的影响。在步骤210中，执行另一增量式布 局和基于布局的逻辑优化以便重新定位分解的序向单元，从而最小化时序和布线拥塞。最 终，在步骤212中，执行时钟树合成和优化，并且在步骤214中，执行布线和物理优化。在可能发生于整个物理合成流程的全局和具体布局期间，序向单元库被视为像存 储器或硬IP的硬宏块。这里所讨论的单元不需要是标准单元库中的标准单元。“硬宏块” 是具有固定布图的布局和布线的单元。“软宏块”是通过网表描述并且具有可修改布图的单兀。如果具体的布局者不能去除涉及序向单元库的重叠，则具体的布局者将序向单元 库分解成单独的序向单元和ICG，并且试图再次批准布局。在步骤206和210中，在物理优 化期间，序向单元库中的序向单元和ICG可以被安排尺寸。在步骤212中的像CTS(时钟树 合成)的物理合成操作的剩余部分以及在步骤214中的具体布线将序向单元组中的序向单 元和ICG视为具有固定布局的单个单元。图3、图4A、图4B和图4C分别是针对技术的整体方面的变化流程图，以及在图2 中所述的技术的各种更为具体的方面。在图3中，流程图包括下面的步骤。在步骤320中，接收初步布局。在步骤322中，
11基于步骤320的初步布局，识别在随后布局后得到功率改进和/或时序改进的序向单元组。 在步骤324中，对识别的序向单元组执行贴近布局。在步骤326中，如果贴近布局失败，则 序向单元组被解散并且执行解散的组的序向单元的布局。在图4A中，流程图包括下面的步骤。在步骤430中，接收初步布局。在步骤432 中，基于初步布局，识别在随后布局后得到功率改进和/或时序改进的序向单元组。在图4B中，流程图包括下面的步骤。在步骤440中，接收在后续布局后得到功率 改进和/或时序改进的序向单元组的标识。在步骤442中，执行识别的序向单元组的贴近 布局。在图4C中，流程图包括下面的步骤。在步骤450中，接收序向单元组的贴近设置。 在步骤452中，如果贴近布局失败，则序向单元组被解散并且执行解散的组的序向单元的 布局。布局驱动序向单元库生成该部分将描述在图2中示出的流程的步骤204中，识别将被包括在序向单元库中 的序向单元。如果一组序向单元形成了 IC设计宏观架构中的单个流水线级，则序向单元应该 彼此靠近地布局，以便最小化设计的时序和拥塞。在一些实施方式中，“单个流水线级”是 包括序向单元的处理单元，其中一段数据由此类流水线级的序列来处理，以增加例如吞吐 量的性能。单个流水线级能够在处理了第一个、先前的数据段后，紧接着处理第二个、跟着 的数据段。例如，在完全处理旧的输入前，流水线化的乘法器和加法器可以开始处理新的输 入。在其他的实施方式中，多个流水线级被布局到序向单元库中，该序向单元库展示出功率 改进和/或时序改进。换句话说，通过仔细地将一组序向单元封装成序向单元库，如下所述，在时序和可 布线性方面来说，序向单元可能不会离它们的理想布局太远。因此，序向单元库应该不会影 响设计时序或可布线性太多，同时减小时钟树功率和偏移。三种示例性准则被应用以试探性地识别是设计的宏观架构中的单个流水线级一 部分的序向单元。准则1 一组序向单元由单个ICG(集成时钟门控单元)直接驱动。准则2 —组序向单元根据它们的名称显示出构成RTL级处的单个向量，以及准则3 在初步布局中，一组序向单元不被“过于稀疏地”布局(图2的步骤202)。在一些实施方式中，针对同时满足准则1和准则3，或同时满足准则2和准则3的 任何一组序向单元，生成序向单元库。换句话说，针对同时满足准则1或准则2的一组序向 单元，准则3用作最终过滤器。准则3背后的直觉在于如果在初步布局中，一组序向单元布 置在芯片上，则强迫它们形成序向单元库将导致线长度的过多增加和/或时序中的降级。 在其他实施方式中，准则的其他组合满足针对序向单元库生成的要求，例如单独的准则1、 准则2或准则3 ；准则2和准则3 ；或表示序向单元的单个流水级的某个其他准则/标准。现在更为详细地讨论上述的每个准则。90nm或更小特征尺寸的多数设计使用时 钟门控来节省时钟树功率。通常通过使用ICG(集成时钟门控单元)来实现时钟门控。ICG 具有两个输入信号(管脚)，时钟和使能，并且一个输出信号(管脚)，门控时钟。如果使能 信号关闭，则门控时钟信号也关闭。否则，时钟信号将在整个门控时钟信号上传播。[0077]如果由相同的ICG来驱动一组序向单元，则该组序向单元将在相同的使能条件下 捕获新的输入数据。这通常指示该组序向单元是IC设计的宏观架构中的单个流水线级的 一部分。如果该组序向单元也满足准则3，则该组序向单元组构成最小数目的序向单元库， 使得每个序向单元库包含128或更少的序向单元。生成具有128个序向单元的序向单元库 在一些实施方式中被避免，因为这样尺寸的序向单元库经常(1)涉及具体的布局者所不能 解决的重叠以及⑵造成可布线性问题。得到的序向单元库可以在中间行具有ICG以减小 时钟偏移。准则2提出如果一组至少16个序向单元根据它们的名称显示出在RTL级的相同 向量中，则它们最有可能是单个流水级的一部分。如果该组序向单元也满足准则3，则该组 序向单元将可以形成最小数目的序向单元库，使得每个序向单元库包含128或更少的序向 单元。准则3提出如果该组序向单元被“过分稀疏地”布局在网表的初步布局中，则即使 该组序向单元满足准则1或准则2，对于该组序向单元也将不会形成序向单元库。如果该组 序向单元的总面积与该组序向单元的包围盒(bounding box)的面积的比小于设计的所有 序向单元的总面积与管芯的“标准单元面积”的比，则该组序向单元将被“过分稀疏地”布 局。管芯的“标准单元面积”是总管芯面积减去管芯中的硬宏块的总面积。时序和可布线性驱动序向单元库移除这里描述在图2的步骤208中如何分解序向单元库以便最小化序向单元成库对时 序或可布线性的影响。如果序向单元包括在序向单元库中，则布局者将不再能够单独地移动序向单元库 中的各个序向单元；布局者必须移动整个库。这对于物理合成工具对序向单元进行重定位 以便优化时序路径或最小化涉及序向单元的布线拥塞来说将变得更为困难。为了最小化序向单元成库对设计时序的影响，在步骤206中的时序和拥塞驱动布 局后，如果序向单元的管脚仍具有设计的WNS(最差时间违反)的20%内的时间违反，则在 图2的流程的步骤208中，分解序向单元库。通过分解序向单元库，允许布局者将(分解的序向单元库的)各个序向单元自由 地布局于芯片中的任何位置。不再强迫序向单元并排地放置于序向单元库中。这在物理实 现期间是布局限制中的改变，而不是对设计的RTL代码的改变。在针对时序和可布线性的 物理实现期间，布局者可以自由地将RTL向量的序向单元布局在芯片中。为了最小化对可布线性的影响，基于当前的布局来构建拥塞图。拥塞图是将设计 划分成单元的栅格。如果通过单元的边缘的估计的网数目超出了单元的边缘的布线容量， 则拥塞图的单元将溢出。如果序向单元库与拥塞图的溢出单元重叠，则在图2的流程的步 骤208中分解序向单元库。注意在步骤210中，后续时序和拥塞驱动布局和基于布局的逻辑优化可以重定位 各个分解的序向单元以最小化时序。序向单元库中的序向单元布局该部分描述如何确定序向单元库的尺寸以及如何将序向单元布局在序向单元库 中。序向单元库尺寸[0090]为了确定序向单元库的尺寸，首先，在初步布局中，测量一组序向单元的包围盒的 高度与宽度比。接着确定序向单元库的行数和列数，使得序向单元库的高度与宽度比将接 近于包围盒的高度与宽度比。该方法背后的直觉在于这具有更大的机会来最小化从该组序 向单元的初步布局到序向单元库内的它们的布局的移位。序向单元库内的序向单元布局基于初步布局中的序向单元的相对位置来计算序向单元库内的序向单元的相对 位置，以最小化总的移位。假设一组序向单元被布局成mXn(m行和n列)序向单元库。首 先，根据它们的y坐标对序向单元进行分类并且将序向单元分组成m行，使得每个行包含n 个序向单元，除了最后一行可以包含n或更少的序向单元。接着根据序向单元的x坐标来 对它们进行分类以便确定它们在每个行中的相对位置。如果序向单元库由ICG来驱动，则 ICG被布局在附加的中间行中。例如，在图5、6中，序向单元被布局在3X2序向单元库中。 首先，6个序向单元根据它们的y坐标被分类成排序的序列1、2、3、4、5和6。根据该排序的 序列，序向单元被分组成3个行{1，2}、{3，4}和{5,6} 0在每个行内，根据它们的x坐标， 序向单元被分类并且序向单元的最终相对布局被确定在每个行中，如{2，1}、{3,4}和{6， 5}中。最终，中间行被插入到序向单元库中以布局ICG。在图5中示出布局的序向单元库。实验结果该部分讨论和分析实验结果实验建立自动化序向单元成库算法和功率感知布局技术实现在商业物理合成工具之上。商 业物理合成工具具有内置的时序和功率分析引擎，其提供用于我们实验的时序和功率量。 时序分析引擎使用(1)降级，其中每个线路或单元的延迟可改变某些用户指定百分比的途 径以及(2)CRDR(时钟再会聚悲观移除)来对0CV(片上变化)进行建模。在90nm和65nm技术中执行对范围从14K到259K个单元的7个工业设计的实验。 在表1中总结设计的统计量。 工业设计的表1统计默认物理合成流程、功率感知布局流程和自动的序向单元成库流程被应用于这些
14设计中。默认流程是图2中的流程步骤202、210k、212和214。功率感知布局流程执行默认 流程中的时序和拥塞驱动布局期间的功率感知布局(图2的步骤210)。所有的实验性结果 在具体布线后测量。自动的序向单元成库和其他流程之间的比较在表2中总结了序向单元成库流程与默认流程和功率感知布局流程的比较。在表 2中，第一列列举了设计质量度量，基于其我们来比较三个流程。第2和第3列分别显示出 相比较于默认和功率感知布局流程的来自序向单元成库流程的平均改进百分比。相比较于 其他流程，负(正)百分比指示来自序向单元成库流程的改进(恶化)。以10%降级(每 个线路或单元的延迟可以变化士 10% )和CRH 来测量时序数。 表2是序向单元成库比默认和功率感知布局流程(负％ =改进)。针对时间周期来归一化时钟的WNS百分比数。如果设计具有多个时钟，则WNS百 分比数是其所有时钟的所有WNS百分比数的平均。流程的布线DRC(设计规则检查)违反 数是相比较于默认流程或功率感知布局流程的DRC违反数。表2示出分别相比较于默认和功率感知布局流程，序向单元成库流程平均减小时 钟树功率19. 03%和14. 94%、总功率15. 26%和5. 20%, 0CV下的偏移2. 53%和0. 60%, 以及0CV下的WNS(最差时间违反)1. 76%和1. 52%。从这些结果可以得出结论，相比较于 默认和功率感知布局流程，序向单元成库在受0CV影响下、在节省时钟树功率和改进设计 时序方面是有效的。在具体布线后，通过布线DRC(设计规则检查)违反的数目来测量可布线性。注意 在今天的工业设计流程中，在自动具体布线后，由设计工程师使用图形用户接口来固定布 线DRC违反。相比较于功率感知布局流程，序向单元成库流程将布线DRC违反的数目减小 30. 05%。相比较于默认流程，序向单元成库流程将布线DRC违反的总数目增加5.01%。功 率感知布局和自动序向单元成库都影响可布线性，但在章节2. 3中所述的基于拥塞图的序 向单元库分解方法相比较于功率感知布局有效地减小了对可布线性的影响。用于自动序向单元成库的代码将运行时间相比较于默认流程增加了 1.66X并且 相比较于功率感知布局流程增加了 1. 15X。可以预计进一步的改进以减小未来中的运行时
15间开销。 表3示出在测试情况下来自运行三个流程的实验性数据。第一列示出7个设计的 代码名称。第二列示出3个流程，默认(def)、功率感知布局(pwr-p)和序向单元成库流程 (rg. bk)。第三到第七列示出5个设计质量度量方面的实施性数据，5个设计质量度量是在 具体布线后的时钟功率、总功率、时间偏移、WNS和DRC违反的数目。 表3实验性数据来自于默认、功率感知布局和序向单元成库流程。通过自动序向单元成库所实现的偏移和功率减小的分析下文讨论为什么在0CV下，序向单元成库减小了偏移。对于紧密封装的序向单元 库，具体布线通常产生类似鱼骨的网，这对于偏移是有好处的。进一步，序向单元库中的鱼 骨状网极大地减小了时钟树的叶级的网电容量，这支持时钟树使用更少的和更小的缓冲器 来驱动时钟网。结果是，从时钟树根到时钟接收(sink)的时钟路径的延迟被最小化，这减 小了 0CV的影响。如上所述，序向单元库支持时钟树使用更少的和更小的缓冲器来驱动时钟网。结果是，减小了总的缓冲器区域，这接着减小了时钟树单元泄漏和内部(短电路)的功率。因 此，自动序向单元成库不仅减小了网切换功率，还减小了时钟树单元泄露以及内部功率。表4支持上面的分量。表4的第三到第六列示出时间树缓冲器区域、泄露功率、单元 内部功率和网切换功率方面的实验性数据。底部行示出由自动序向单元成库(负百分比指 示改进)所获得的上述度量中的平均减少。注意到时钟树缓冲器区域中的7. 61%平均减少 将导致时钟树泄露功率中的7. 20%平均减小以及时钟树单元内部功率中的7. 89%平均减 表4序向单元成库减小了时钟缓冲器区域、泄露、内部和动态功率。结论和另外的实施方式低功率和对于变化的低敏感性是设计师今天在设计使用在无线移动和有线高性 能系统中所使用的IC时所面临的具大挑战。由于时钟树是功耗和对于变化的敏感性的主 要可能出故障的地方，具有低功率和对变化低敏感性的时钟树对于低功率和对变化稳健的 IC设计来说是首选必要条件。所提出的自动序向单元成库技术支持低功率和对变化更为稳健的时钟树的合成。 序向单元成库技术实现在商业物理合成工具之上。实验性的结果显示该技术在减小时钟树 功率、总功率和片上变化下的WNS方面是有效的。在具有14K到259K个单元的7个工业90nm和65nm设计上，在完整的物理合成流 程之后，分别相比较于默认和功率感知布局流程，自动序向单元成库技术平均减小时钟树 功率19. 0%禾口 14. 9%，减小总功率15. 3%禾口 5. 2%,以及0CV下的WNS(士 10% )1. 8%和 1. 5%。其他的实施方式组合了序向单元成库和功率感知布局以实现更多的减少总功率，进一步减小序向单元成库对可布线性的影响，和/或相比较于默认流程减小自动序向单元 成库的运行开销。图6是可以用于实现包括本实用新型的多个方面的软件的计算机系统610的简化 框图。尽管流程图和这里的其他算法描述了一系列的步骤，但将理解到流程图或算法的每 个步骤可以通过使例如610的计算机系统来以指定的方式运行而实现。计算机系统610通常包括处理器子系统614，其经由总线子系统612与多个外围设 备进行通信。处理器子系统614可以包含一个或多个处理器。处理器子系统614提供用于 计算机系统610的路径以接收和发送这里所述的信息，包括在处理器子系统614内，例如具 有多核、多处理器、和/或虚拟机器实现。外围设备可以包括存储子系统624，包括存储器 子系统626和文件存储子系统628、用户接口输入设备622、用户接口输出设备620和网络 接口子系统616。输入和输出设备允许用户与计算机系统610交互。网络接口子系统616 提供到外部网络的接口，包括到通信网络618的接口，并且经由通信网络618耦合到其他计 算机系统中的相应接口设备。通信网络618可以包括许多互连计算机系统和通信链路。这 些通信链路例如是有线链路、光链路、无线链路或用于传送信息的任何其他机构。尽管在一 个实施方式中，通信网络618是因特网，在其他实施方式中，通信网络618可以是任何合适 的计算机网络。通信网络618提供用于计算机系统610的路径以接收和发送这里所述的信 肩、o网络接口的物理硬件组件有时称为网络接口卡(NIC)，尽管它们不需要是卡的形 式例如它们可以采用集成电路(IC)和适于直接连接到计算机系统的母板上的连接器的 形式，或采取加工在具有计算机系统的其他组件的单个集成电路芯片上的宏单元形式。用户接口输入设备622可以包括键盘、指向设备例如鼠标、轨迹球、触摸板或图形 写字板、扫描仪、结合进显示器的触摸屏、音频输入设备，例如语音识别系统、麦克风和其他 类型的输入设备。通常，术语“输入设备”的使用旨在包括所有可能类型的设备和将信息输 入进计算机系统610或送入到计算机网络618的方式。用户接口输出设备620可以包括显示器子系统、打印机、复印机、或非视觉显示 器，例如音频输出设备。显示器子系统可以包括阴极射线管(CRT)、例如液晶显示器(LCD)、 投影仪的平板设备，或用于创建视觉图像的某些其他机构。显示器子系统也可以经由音频 输出设备来提供非视觉显示器。通常，使用术语“输出设备”旨在包括从计算机系统610向 用户或向另一机器或计算机系统输出信息的所有可能类型的设备以及方式。存储子系统624存储提供本实用新型的某些实施方式的功能性的基本编程和数 据结构。例如，实现本实用新型的某些实施方式的功能性的各种模块可以存储在存储子系 统624中。这些软件模块通常由处理器子系统614来执行。存储器子系统626通常包括多个存储器，包括用于在程序执行期间存储指令和数 据的主随机存取存储器(RAM) 630和存储固定指令的只读存储器(ROM) 632。文件存储子系 统628提供用于程序和数据文件的永久存储器，并且可以包括硬盘驱动器、具有相关可移 动介质的软盘驱动器(图示为存储电路设计680的计算机可读介质640)、CD ROM驱动器、 光驱动器或可移动介质盒。实现本实用新型的某些实施方式的功能性的数据库和模块可以 提供在计算机可读介质上，例如一个或多个CD-ROM以及可以由文件存储子系统628来存 储。主机存储器626此外还可以包含由处理器子系统614所执行的计算机指令以造成计算机系统来操作或执行这里所述的功能。如这里所使用的，这里所述的运行于“主机”或“计 算机”中或之上的处理和软件响应于主机存储器子系统626中的计算机指令和数据而执行 在处理器子系统614上，该主机存储器子系统626包括用于此类指令和数据的任何其他本 地或远程存储器。总线子系统612提供令各种组件和计算机系统610的子系统彼此如所期望的那样 通信的机构。尽管总线子系统612被示意性示为单个总线，总线子系统的可选实施方式可 以使用多个总线。计算机系统610本身具有变化的类型，包括个人计算机、便携式计算机、工作站、 计算机终端、网络计算机、电视、大型主机、并行处理系统、多于一台计算机的网络或任意其 他数据处理系统或用户设备。由于计算机和网络的不断变化属性，对在图6中绘出的计算 机系统610的描述旨在用于说明本实用新型的优选实施方式的特定例子。计算机系统610 的许多其他配置可以具有比图6中绘出的计算机系统或多或少的组件。如这里所使用的，如果先前的输入影响到给定的活动，则给定的活动“响应于”先 前的输入。如果存在干涉处理单元、步骤或时间段，则给定的活动可以仍是“响应于”先前 的输入。如果干涉的处理单元或步骤组合多于一个的输入、活动被认为是“响应于”每个输 入。根据一个或多个输入的给定活动的“依赖性”被类似地定义。图7示出根据本实用新 型的一个方面的用于包括触发器和锁存器中至少一个的序向单元的电路设计的设备700， 其包括接收装置701，配置成接收电路设计网表的序向单元的初步布局以形成初步设置，所 述初步布局至少基于所述序向单元的时序和可布线性；以及识别装置702，配置成基于所 述初步设置，识别在对其执行后续布局以形成行和列的贴近设置后，得到功耗改进和时序 变化改进的初步设置中的序向单元组，其中所述组的序向单元的贴近设置不同于所述组的 序向单元的初步设置。在一个实施方式中，该设备700进一步包括执行装置，其配置成执 行所述组的后续布局以形成行和列的贴近设置。在一个实施方式中，该设备700进一步包 括执行装置，其配置成执行所述组的后续布局以形成行和列的贴近设置；以及解散装置， 其配置成响应于布线贴近设置的失败，解散贴近设置的组，在对所述解散的组执行后续布 局以形成不同于所述行和列的贴近设置的所述序向单元的后续设置后，所述贴近设置的组 能得到可布线性改进。在一个实施方式中，序向单元组属于单个流水线级。在一个实施方 式中，序向单元组构成单个寄存器传送语言向量。在一个实施方式中，序向单元组构成至少 16个序向单元的单个寄存器传送语言向量。在一个实施方式中，序向单元组由公共门控时 钟信号提供时钟。在一个实施方式中，序向单元组由公共门控时钟信号提供时钟，并且其中 所述序向单元组构成不多于128个序向单元的单个寄存器传送语言向量。在一个实施方 式中，第一比值超过第二比值，所述第一比值是i)所述序向单元组的总面积比上ii)包围 所述序向单元组的最小矩形的面积，以及所述第二比值是i)所述电路设计网表的所有序 向单元的总面积比上ii)电路设计网表的总管芯面积减去电路设计网表的硬宏块的总面 积。图8示出根据本实用新型的另一个方面的用于包括触发器和锁存器的至少一个的序向 单元的电路设计的设备800，其包括接收装置801，其配置成接收电路设计网表的序向单 元组的标识，所述组的标识基于来自于所述序向单元的初步布局的初步设置，所述初步布 局至少基于所述序向单元的时序和可布线性；以及执行装置802，其配置成执行所述组的 贴近布局以形成行和列的贴近设置，所述贴近设置中的所述组具有相对于所述初步设置中的所述组功耗改进和时序变化改进。在一个实施方式中，该设备800进一步包括解散装 置，其配置成响应于布线所述贴近设置的失败，解散贴近设置的组，在对所述解散的组执行 后续布局以形成不同于所述行和列的贴近设置的所述序向单元的后续设置后，所述贴近设 置的组能得到可布线性改进。在一个实施方式中，执行装置802包括确定装置，其配置成确 定所述贴近设置的行和列的数目，使得所述贴近设置的第一高度与宽度比近似于包围所述 初步布局中所述序向单元组的最小矩形的第二高度与宽度比。在一个实施方式中，执行装 置802包括确定装置，其配置成基于所述组中的所述序向单元的初步设置中的相对位置， 确定所述组中的序向单元的贴近设置的相对位置。在一个实施方式中，执行装置802包括 确定装置，其配置成基于所述组中的序向单元的所述初步设置中的相对水平坐标位置，确 定所述组中的序向单元的贴近设置中的相对水平坐标位置。在一个实施方式中，执行装置 802包括确定装置，其配置成基于所述组中的序向单元的初步设置中的相对垂直坐标位置， 确定所述组中的序向单元的贴近设置中的相对垂直坐标位置。在一个实施方式中，执行装 置802包括布局装置，其配置成将集成时钟门控单元布局在所述贴近设置的中间位置。图 9示出根据本实用新型的另一个方面的用于包括触发器和锁存器的至少一个的序向单元的 电路设计的设备900，其包括接收装置901，其配置成接收电路设计网表的序向单元组的 行和列的贴近设置；以及解散装置902，其配置成响应于布线所述贴近设置的失败，解散贴 近设置的组，在对解散的组执行所述后续布局以形成不同于所述行和列的贴近设置的所述 序向单元的后续设置后，所述贴近设置的组能得到可布线性改进。在一个实施方式中，该设 备900进一步包括执行装置，其配置成执行所述解散的组的序向单元的后续布局。在一个 实施方式中，该设备900进一步包括确定装置，其配置成响应于布线贴近设置的失败，确定 所述贴近设置的网数超出布线容量。 提供本实用新型的优选实施方式的上述描述以用于说明和描述的目的。不旨在穷 举本实用新型或将本实用新型限于这里所公开的精确形式。对于本领域的从业者来说，许 多修改和变化将是明显的。选择和描述实施方式以便最佳地解释本实用新型的原理和其实 际应用，由此本领域技术人员将能够理解用于各种实施方式的本实用新型以及具有适于预 计具体使用的各种修改。因此本实用新型的范围旨在由下面的权利要求书和它们的等同方 案来定义。
权利要求一种用于包括触发器和锁存器中至少一个的序向单元的电路设计的设备，其特征在于包括接收装置，被配置用于接收电路设计网表的序向单元的初步布局以形成初步设置，所述初步布局至少基于所述序向单元的时序和可布线性；以及识别装置，被配置用于基于所述初步设置，识别在对其执行后续布局以形成行和列的贴近设置后，得到功耗改进和时序变化改进的初步设置中的序向单元组，其中所述组的序向单元的贴近设置不同于所述组的序向单元的初步设置。
2.根据权利要求1所述的设备，其特征在于进一步包括执行装置，被配置用于执行所述组的后续布局以形成行和列的贴近设置。
3.根据权利要求1所述的设备，其特征在于进一步包括执行装置，被配置用于执行所述组的后续布局以形成行和列的贴近设置；以及解散装置，被配置用于响应于布线贴近设置的失败，解散贴近设置的组，在对所述解散 的组执行后续布局以形成不同于所述行和列的贴近设置的所述序向单元的后续设置后，所 述贴近设置的组能得到可布线性改进。
4.根据权利要求1所述的设备，其特征在于，所述序向单元组属于单个流水线级。
5.根据权利要求1所述的设备，其特征在于，所述序向单元组由公共门控时钟信号提 供时钟。
6.一种用于包括触发器和锁存器的至少一个的序向单元的电路设计的设备，其特征在 于包括接收装置，被配置用于接收电路设计网表的序向单元组的标识，所述组的标识基于来 自于所述序向单元的初步布局的初步设置，所述初步布局至少基于所述序向单元的时序和 可布线性；以及执行装置，被配置用于执行所述组的贴近布局以形成行和列的贴近设置，所述贴近设 置中的所述组具有相对于所述初步设置中的所述组功耗改进和时序变化改进。
7.根据权利要求6所述的设备，其特征在于进一步包括解散装置，被配置用于响应于布线所述贴近设置的失败，解散贴近设置的组，在对所述 解散的组执行后续布局以形成不同于所述行和列的贴近设置的所述序向单元的后续设置 后，所述贴近设置的组能得到可布线性改进。
8.根据权利要求6所述的设备，其特征在于，所述执行装置包括确定装置，被配置用于确定所述贴近设置的行和列的数目，使得所述贴近设置的第一 高度与宽度比近似于包围所述初步布局中所述序向单元组的最小矩形的第二高度与宽度 比。
9.根据权利要求6所述的设备，其特征在于，所述执行装置包括确定装置，被配置用于基于所述组中的所述序向单元的初步设置中的相对位置，确定 所述组中的序向单元的贴近设置的相对位置。
10.根据权利要求6所述的设备，其特征在于，所述执行装置包括确定装置，被配置用于基于所述组中的序向单元的所述初步设置中的相对水平坐标位 置，确定所述组中的序向单元的贴近设置中的相对水平坐标位置。
11.根据权利要求6所述的设备，其特征在于，所述执行装置包括确定装置，被配置用于基于所述组中的序向单元的初步设置中的相对垂直坐标位置， 确定所述组中的序向单元的贴近设置中的相对垂直坐标位置。
12.根据权利要求6所述的设备，其特征在于，所述执行装置包括布局装置，被配置用于将集成时钟门控单元布局在所述贴近设置的中间位置。
13.一种用于包括触发器和锁存器的至少一个的序向单元的电路设计的设备，其特征 在于包括接收装置，被配置用于接收电路设计网表的序向单元组的行和列的贴近设置； 解散装置，被配置用于响应于布线所述贴近设置的失败，解散贴近设置的组，在对解散 的组执行所述后续布局以形成不同于所述行和列的贴近设置的所述序向单元的后续设置 后，所述贴近设置的组能得到可布线性改进。
14.根据权利要求13所述的设备，其特征在于进一步包括 执行装置，被配置用于执行所述解散的组的序向单元的后续布局。
15.根据权利要求13所述的设备，其特征在于进一步包括确定装置，被配置用于响应于布线贴近设置的失败，确定所述贴近设置的网数超出布线容量。
专利摘要本实用新型公开了一种用于包括触发器和锁存器中至少一个的序向单元的电路设计的设备。具体地，该设备包括接收装置，配置成接收电路设计网表的序向单元的初步布局以形成初步设置，所述初步布局至少基于所述序向单元的时序和可布线性；以及识别装置，配置成基于所述初步设置，识别在对其执行后续布局以形成行和列的贴近设置后，得到功耗改进和时序变化改进的初步设置中的序向单元组，其中所述组的序向单元的贴近设置不同于所述组的序向单元的初步设置。
文档编号G06F17/50GK201607731SQ20092017427
公开日2010年10月13日 申请日期2009年9月15日 优先权日2009年9月15日
发明者P-H·霍, 侯文亭 申请人:新思科技有限公司