专利名称：错误检测方法和包括一个或多个存储器设备的系统的制作方法
错误检测方法和包括一个或多个存储器设备的系统相关申请的交叉引用本申请要求2008年12月1 8日提交的美国临时专利申请No. 61/138，575、2008 年12月23日提交的美国临时专利申请No. 61/140，147和2009年4月6日提交的美国专利申请No. 12/418,892的优先权，在此通过引用包括其全部内容。
背景技术：
计算机和其它信息技术系统通常包括诸如存储器的半导体设备。由控制器控制该半导体设备，该控制器可以是计算机的中央处理单元(CPU)的一部分，或者与其分开。该控制器具有接口，用于与半导体设备通信信息。公知的，由于各种原因有时可能导致在所通信的信息中存在错误，而且许多公知的系统缺乏纠正错误的能力，或者至少缺乏令人满意的纠正较多所述错误的能力。
发明内容
本发明的目的是提供一种包括一个或多个存储器设备的改进的系统。根据本发明的一个方面，提供了一种存储器设备，其包括用于接收包的输入，该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测。错误管理器被配置为用于基于该奇偶校验位来检测是否在至少一个命令字节中存在错误。该存储器设备还包括电路，配置为将该包提供到错误管理器。根据又一方面，本发明提供了一种系统，包括多个半导体存储器设备和用于与该设备进行通信的控制器设备。该控制器包括命令引擎，用于产生去往存储器设备的包。该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测。控制器设备的输出能够将包输出到多个半导体存储器设备的第一个设备。在该系统的控制器设备和半导体存储器设备之间存在串行互连配置，使得该系统具有点到点环形拓扑。根据本发明的另一方面，提供了一种在具有用于接收包的输入的存储器设备内执行的方法。该方法包括接收包，该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测。该方法还包括基于该奇偶校验位来检测是否在至少一个命令字节中存在错误。根据本发明的另一方面，还提供了一种装置，包括用于接收包的部件，该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测。该装置还包括用于基于该奇偶校验位检测是否在至少一个命令字节中存在错误的部件。该装置还包括用于将该包提供到错误管理器的部件。根据本发明的又一方面，还提供了一种系统，包括多个半导体存储器设备和用于与该设备进行通信的控制器部件。该控制器部件包括用于产生去往存储器设备的包的部件。该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测。该控制器部件还包括用于将包输出到多个半导体存储器设备的第一个设备的部件。在该系统的半导体存储器设备之间存在串行互连配置，且该系统具有点到点环形拓扑。
根据本发明的另一方面，提供了一种具有用于接收包的输入部件的存储器设备。 该存储器设备还包括接收包的部件。该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测。该存储器设备还包括用于基于该奇偶校验位来检测是否在至少一个命令字节中存在错误的部件。由此，提供了一种包括一个或多个存储器设备的改进的系统。
通过示例，参考以下附图图IA为接收并行时钟信号的示例系统的框图；图IB为接收源同步时钟信号的示例系统的框图；图2A为类似于图IB的系统但更详细的示例系统的框图；图2B为类似于图IA的系统但更详细的示例系统的框图；图3是示例存储器设备的图；图4是示例存储器控制器的图；图5示出了根据示例实施例的奇偶校验位计算；图6示出了根据示例实施例的处理错误的方法的流程图；图7是示出根据示例实施例广播状态读命令的操作的时序图。在不同的图中可使用类似的或者相同的附图标记来指示在附图中所示的类似示例特征。
具体实施例方式环形拓扑的系统的示例在下列美国专利申请中描述2008年8月21日公开的公开号为 No. 2008/0201548 Al、名称为 “SYSTEM HAVING ONE OR MORE MEMORY DEVICES” 的美国专利申请，2008年2月28日公开的公开号为No. 2008/0049505 Al、名称为“SCALABLE MEMORY SYSTEM”的美国专利申请和2008年2月28日公开的公开号为No. 2008/0052449 Al、名称为“MODULAR COMMAND STRUCTURE FOR MEMORY AND MEMORY SYSTEM”的美国专利申请。对于下面的说明书中的各处，会参考某一示例命令、地址和数据格式、协议、内部设备结构、总线事务等，本领域的普通技术人员可以理解参考上述专利文件快速获得进一步的示例细节。现在参考图IA和1B。根据一些示例实施例，命令包始于控制器，并且在环上以点到点的方式传输遍及每个存储器设备直到最终回到该控制器。参考图1A，其是接收并行时钟信号的示例系统的框图，而图IB是接收源同步时钟信号的与图IA相同的系统的框图。时钟信号可以是单端时钟信号或差分时钟对。在图IA中，系统20包括具有至少一个输出端口 Sout和输入端口 Sin的存储器控制器22，和串联的存储器设备24、26、28和30，由此在系统的控制器设备和存储器设备之间存在串行互连的配置。虽然在图IA中没有明确地标记，但每个存储器设备具有Sin 输入端口和Sout输出端口。输入和输出端口包括将存储器设备连接到为其一部分的系统的一个或多个物理引脚或连接。在一些实例中，该存储器设备是闪速存储器设备。图IA 的当前示例包括4个存储器设备，但是替代的示例可以包括单个存储器设备，或任意合适数量的存储器设备。因此，如果当存储器设备24连接到控制器22的Sout时其为存储器系统20的第一设备，则当存储器设备30连接到存储器控制器22的Sin时其为第N个或者最后一个设备，其中N为大于零的整数。存储器设备26到28则为第一个和最后一个存储器设备之间中间的串联的存储器设备。每个存储器设备可以在系统的上电启动时采用独特的标识(ID)号或设备地址(DA)，使得它们可被单独寻址。数个共同拥有的美国专利申请描述了用于为系统中串联的存储器设备产生和分配设备地址的方法。参见，例如公开号为 No. 2007/0233917 Al、名称为"APPARATUS AND METHOD FOR ESTABLISHING DEVICE IDENTIFIERS FOR SERIALLY INTERCONNECTED DEVICES” 的美国专利申请和公开号为 No. 2008/0080492 Al、名称为 “PACKET BASED ID GENERATION FOR SERIALLY INTERCONNECTED DEVICES” 的美国专利申请。因为除了链中的第一个和最后一个存储器设备，一个存储器设备的数据输入被连接到前一个存储器设备的数据输出，由此形成串联的系统组织，所以存储器设备24至 30(图1A)被认为是串联。存储器控制器22的信道包括由连接到导线的不同引脚或相同引脚提供的数据、地址、控制信息。图IA的示例包括一个信道，其中该一个信道包括Sout端口和对应的Sin端口。然而，存储器控制器22可以包括任意适合数量的信道，用于适应不同的存储器设备链。在图IA的示例中，存储器控制器22提供时钟信号CK，其被并行连接到所有的存储器设备。 在常规操作中，存储器控制器22通过其Sout端口发出命令，其包括操作码(op 码)、设备地址、用于读或编程的可选择的地址信息、和用于寄存器编程的可选择的数据。可以以串行位流命令包来发出命令，其中该包可以被逻辑地细分为预定尺寸的段。每段可以是例如大小1字节。位流为随时间提供的位的序列或者一系列位。第一存储器设备24通过其输入端口 Sin接收命令，该输入端口比较设备地址和其所分配的地址。如果地址匹配， 则存储器设备24执行该命令。命令通过存储器24的输出端口 Sout被传递至下一个存储器设备26，其中重复相同的过程。最后，具有匹配的设备地址的存储器设备，称为所选择的存储器设备，将执行由该命令所指定的操作。如果该命令是读数据命令，所选择的存储器设备将通过其输出端口 Sout(未标记)输出读数据，其被串行传递通过居间的存储器设备，直到到达存储器控制器22的Sin端口。由于命令和数据以串行位来提供，所以每一存储器设备使用时钟以用于按时钟输入/按时钟输出串行位并且用于同步内部存储器设备操作。系统20中的所有的存储器设备都使用此时钟。因为根据图IA的系统中所使用的时钟频率相对低，可以使用无端 (unterminated)的全摆幅CMOS信令水平，以提供稳健的数据通信。如本领域的普通技术人员所公知的，这也被称为低压晶体管-晶体管逻辑(LVTTL)信令。可以由图IB的系统获得图IA的系统20上的进一步的性能改进。图IB的系统40 类似于图IA的系统20(例如，在图IA中，在系统的控制器设备和半导体存储器设备之间存在串行互连配置)，除了时钟信号CK从前一个设备串行地提供给每一个存储器设备，而不是必须从存储器控制器42提供。每个存储器设备44、46、48和50可以在其时钟输入端口接收源同步时钟并且经由其时钟输出端口将该源同步时钟转送至系统中的下一个设备。在系统40的一些示例中，时钟信号CK从一个存储器设备经由短信号线传递至另一个。在这样的情况下，不会出现和并行时钟分布方案(例如由多个设备装载)有关的时钟性能问题， 并且CK可以在高频率运行。因此，系统40可以以比图IA的系统20更高的速度操作。例如，高速收发器逻辑(HSTL)信令可以被用来提供高性能数据通信。在HSTL信令格式中，每个存储器设备可以接收用于确定到来的数据信号的逻辑状态的参考电压。另一个类似的信令格式是残余连续终结逻辑(SSTL)信令格式。因此，系统20和40的存储器设备中的数据和时钟输入电路彼此不同地构成。对于本领域的普通技术人员，HSTL和SSTL信令格式都是公知的。 现在，为了提供图IB中所示类型系统的更具体示例，将参考图2A。在图2A中，系统100包括存储器控制器102和四个存储器设备104、106、108和110。存储器控制器102 并行提供控制信号到存储器设备。这些信号包括芯片使能信号CE#、复位信号RST#。在使用CE#的一个示例中，当CE#处于低逻辑电平时，启用设备。在多个先前所考虑的设备中， 一旦闪速存储器设备开始编程或者擦除操作，CE#可以被撤销，或者被驱至高逻辑电平。但是在一个示例实施例中，被撤销的CE#会使将被停用的串行存储器设备的Sin至Sout的通信停用。由于串行存储器设备被连接在环中，停用任意的设备切断了围绕环的通信，并且存储器控制器变得不能与存储器系统中的所有存储器设备通信。结果是，CE#是至所有串行存储器设备的公共信号，并且被用于将整个存储器设置为低功率状态。在使用RST#的一个示例中，当RST#处于低逻辑电平时，存储器设备被设置为复位模式。在复位模式中，允许功率稳定，并且通过初始化所有有限状态机并将所有配置和状态寄存器复位到其缺省状态来让设备做好操作准备。存储器控制器102包括用于提供互补的时钟信号CK和CK#的时钟输出端口 CK0#和CK0，和用于接收来自系统的最后一个存储器设备的互补的时钟信号的时钟输入端口 CKI#和CKI。每个存储器设备可以包括诸如DLL或PLL的时钟合成器，用于产生所接收的时钟的相位。一定的相位可被用于将时钟边沿集中在输入数据有效窗口内以确保可靠的操作。图2A中的每个存储器设备具有用于将互补的时钟信号传递至下一存储器设备的时钟输入端口的时钟输出端口 CK0#和CK0，和用于从存储器控制器102或前一个存储器设备接收互补的时钟信号的时钟输入端口 CKI和CKI#。最后一个存储器设备110将时钟信号提供回存储器控制器102。存储器控制器102的信道包括数据输出端口 Sout、数据输入端口 Sin，命令选通输入CSI、命令选通输出CS0、数据选通输入DSI和数据选通输出DS0。依据存储器控制器的特性，输出端口 Sout和输入端口 Sin可以是一位宽度或者η位宽度，其中η为正整数。例如，如果η为1，则在时钟的八个数据锁存边沿之后接收一个字节的数据。数据锁存时钟边沿可以是上升时钟边沿，例如在单数据速率(SDR)操作中；或是时钟的上升沿和下降沿二者，例如在双数据速率(DDR)操作中。如果η为2，则在时钟的四个锁存边沿之后接收到一个字节的数据。如果η为4，则在时钟的两个锁存边沿之后接收一个字节的数据。对于任意宽度的Sout和Sin，存储器设备可以被静态配置或者动态配置。因此，在η大于1的配置中，存储器控制器以并行位流来提供数据。CSI用于控制或启用出现在输入端口 Sin上的锁存命令数据，并且具有一脉冲持续时间用于当命令出现在数据输入端口 Sin时限定时间 (delimiting the time)。更具体地，命令数据将具有多个时钟周期的持续时间，并且CSI信号的脉冲持续时间将具有相应的持续时间。DSI用于启用所选择的存储器设备的输出端口Sout缓冲器以输出读数据，并且具有一脉冲持续时间用于限定从存储器设备数据输出端口 Sout提供的读数据，使得存储器控制器能够控制读处理中的数据量。由于图2A的当前所述的实施例旨在用于高速操作，所以使用了高速信令格式，诸如HSTL信令格式。因此，提供参考电压VREF到每个存储器设备，其被每个存储器设备使用以确定在SiruCSI和DSI输入端口接收的信号的逻辑电平。参考电压VREF可以例如由印刷电路板上的另一个电路产生，并且基于HSTL信号的电压摆幅中点设置为预定的电压电平。在图2A的实施例的使用中，每个存储器设备位于印刷电路板上，使得环中的一个设备上的Sout输出端口引脚和下一个设备的Sin输入端口引脚之间的距离和信号轨迹长度被最小化。可替代地，可以在封装模块的系统(SIP)中收集四个存储器设备，这进一步最小化信号轨道长度。存储器控制器102和存储器设备104至110串联，以形成环形拓扑结构，意味着最后一个存储器设备110提供其输出返回存储器控制器102。因此，本领域的普通技术人员可以理解存储器设备110和存储器控制器102之间的距离可以以简单的方法最小化。在图2B中，系统150包括存储器控制器152和存储器设备154、156、158和160。 存储器控制器152可以被设计为提供与图2A中所示存储器控制器102的功能类似的功能， 除了时钟信号是被并行提供的，因此，每个存储器设备的时钟输出端口 CK0#和CKO不存在或未连接。而且图2A的系统与图2B的系统相比较，数据和选通信号的信令格式不同。例如，图2B的系统的信令格式可以是全摆幅无端的LVTTL信令格式。与较低时钟频率联合使用的LVTTL信令不使用参考电压VREF。仅用于图2B的系统中的存储器设备不需要VREF输入。如果存在VREF输入，这是因为它们也可以根据确实需要VREF的高速信令规范来通信。 在这样的情况中，出于方便VREF被设置为电压电平，而不是信令中点，或者用于指示正在使用LVTTL信令。例如，对于这样的设备，VREF可以被设置为VDD或VSS以指示LVTTL信令和根据图2B的网络组织，与根据图2A的HSTL信令和网络配置相对。根据示例实施例，图2A的存储器设备104、106、108和110和图2B的存储器设备 154、156、158和160可以是具有被设计用于与其它存储器设备串行互连的输入/输出接口的任意类型的存储器设备。根据当前所述的实施例，图2A和2B的存储器设备可以相同，并且由于它们将具有能够以LVTTL输入信号或HSTL输入信号操作的输入和输出缓冲器电路， 因此在两个系统中都可操作。本领域的普通技术人员可以理解，存储器设备可以包括输入和输出缓冲器电路，用于以与LVTTL或HSTL信号不同的其它类型的信号格式操作。如所描述的，先前图中所示的每个系统包括一个或多个存储器设备，并且根据示例实施例，图3是示例存储器设备200的图，该存储器设备200可被提供在任意一个前面所述的系统中。该新的存储器设备200具有存储体202，在至少一些示例中其是具有多个(η 个)可擦除块的NAND闪速单元阵列结构。每个可擦除块被细分为多个(m个)可编程页面。 每个页面包括(j+k)字节。该页面被进一步分为在其中存储数据的j字节数据存储区，以及通常用于错误管理功能的分开的k字节区。每个页面包括，例如，2112字节，其中2048字节将用于数据存储，64字节将用于错误管理功能。如上所述存储体202由页面进行存取。 虽然图3示出了单个存储体202，但存储器设备200可包括多个存储体202。命令寄存器214从控制器经由1/0(输入/输出)电路213接收用于存取存储体 202的命令。所接收的命令进入命令寄存器214，并且保持在那里直到执行。控制逻辑电路216将该命令转换为能够对存储体202执行的形式。该命令总地由芯片的外部封装上的不同引脚确定为有效而进入存储器设备200，其中不同的引脚可被用于表示不同的命令。例如，该命令可包括读、编程、擦除、寄存器读和寄存器写。关于寄存器写，在存储器设备200 的一个示例中，可以能够处理5字节寄存器写命令包，该5字节寄存器写命令包包括用于 ID的一个字节、用于命令的一个字节和作为有效载荷的剩余字节。 以页面为基础执行读和编程命令，而以块为基础执行擦除命令。同样，在存储器设备200的多个示例中，设备的各个引脚中每个与一个选通端口、一个数据端口或者先前参考图2A和图2B描述的其它端口相关联。在存储器设备200的数据引脚和内部部件之间示出I/O电路213，在存储器设备200的其它引脚和内部部件之间示出芯片接口电路215。当命令寄存器214经由I/O电路213接收读或者编程命令时，和该命令相关的存储体202中的页面的地址由I/O电路213提供给地址缓冲和锁存器218。然后，地址信息被从地址缓冲和锁存器218提供给控制和预解码器206、感应放大器(S/A)和数据寄存器204 和行解码器208，用于存取由地址指示的页面。关于读操作，数据寄存器204接收完整的页面，然后将该完整的页面提供给I/O电路213 (更具体地，其被提供给I/O电路213的未被明确地示出的下述子部件1/0缓冲和锁存器、然后给输出驱动器)用于从存储器设备200 输出。地址缓冲和锁存器218确定该地址所位于的页面并且将对应于该页面的行地址提供给行解码器208。激活对应的行。数据寄存器和S/A 204读出(sense)该页面并且将该数据从页面传输到数据寄存器204。一旦已经将数据从整个页面传输到数据寄存器，该数据从该设备经由I/O电路213顺序读出。编程命令也基于页面处理。命令寄存器214经由I/O电路213接收编程命令，地址缓冲器218经由I/O电路213接收附随的地址。I/O电路213接收输入数据，用于传输到数据寄存器204。一旦所有的输入数据都到数据寄存器204中，用该输入数据对将存储该输入数据的页面进行编程。基于块处理擦除命令。命令寄存器214经由I/O电路213接收擦除命令，地址缓冲器218经由I/O电路213接收块地址。所示存储器设备200还可选地包括ECC管理器217。ECC管理器217根据下面接下来较详细描述的示例实施例启用错误检测和纠正。图中，ECC管理器与控制逻辑电路216 通信；但是在替代的示例中，ECC管理器可包括允许它直接作用于其它所示部件上的电路和逻辑电路，其它所示部件例如一个或多个地址缓冲和锁存器218以及命令寄存器214。本领域的普通技术人员可以理解存在各种公知电路，通过其可以将包从存储器设备200的输入提供到ECC管理器217。所示存储器设备200还包括一个或多个状态寄存器249 (许多类型的传统状态寄存器对本领域的普通技术人员是公知的)。在控制逻辑电路216的控制下，状态寄存器可提供旨在用于系统的控制器的状态类型的信息，并且通常以不干扰通过I/O电路213通信的其它信息和数据的形式提供该信息。在一个示例中，在状态寄存器249存储的信息可经由存储器设备上的一个或多个专用引脚而被特定地递送出去。在这点上，可在状态寄存器 249和I/O电路213之间提供有可选的ECC发生器251，以帮助进行该过程。如所述，在图1A、1B、2A和2B中所示的每个系统包括存储器控制器，在图4中示出了适合的示例存储器控制器310的框图。参考图4，所示新的闪速控制器310包括中央处理单元(CPU) 312 ；以及具有例如随机存取存储器(RAM) 316和只读存储器(ROM) 318的存储器314。本领域的普通技术人员可以理解，闪速控制器310可被配置为片上系统、系统级封装或者多芯片。同样，所示闪速控制器310包括闪速命令引擎322、纠错码(ECC)管理器324和闪速设备接口 326。在多个示例中，闪速设备接口可包括在图2A中所示的存储器控制器端口或在图2B中所示的存储器控制器端口，而且(如与关于存储器设备的描述相类似的)这些中的每个都可以与存储器控制器310的各自的引脚相关联。为了方便描述，在图4中没有明确地示出闪速控制器310 的所有引脚，这些引脚被表示为所标记的闪速设备接口 326。 仍参考图4，所示闪速控制器310包括主机接口控制器332和主机接口 334。 CPU312、存储器314、闪速命令引擎322和主机接口控制器332通过公用总线330连接。主机接口 334用于通过总线、连接链路、接口等(例如，高技术配置(ATA)、并行ATA (PATA)、串行ATA(SATA)、通用串行总线(USB)、PCI快速接口(PCIe))连接到外部设备。主机接口 334 由主机接口控制器332控制。所示示例的CPU312运行存储在R0M318中的指令，且所处理数据存储在RAM316中。闪速命令引擎322解释命令，且闪速控制器310通过闪速设备接口 326控制闪速设备的操作。此外，在一些示例中，闪速命令引擎322产生去往存储器设备 (memory device-destined)的包。ECC管理器324在诸如产生编程数据错误码和检查读取数据错误码和纠正读取数据及其它可能功能中产生纠错码(ECC)来确认某些命令被成功且完整地执行。ECC管理器根据下面接下来较详细描述的示例实施例启用错误检测和纠正。现在，如果在命令包中发生传输错误，用于处理错误的一种方法是控制器310通过比较所接收的包和原始传输的包来检测错误。和总线拓扑相比，这是环形拓扑的有用特征，在总线拓扑中不存在控制器检测存储器设备是否正确接收命令的固有机制。但是，即使在环形拓扑中具有该错误检测方法，在错误被检测出来后才纠正错误也太晚了。例如，如果命令包是编程或者擦除命令，且错误发生在一个地址位(任意一个设备地址，块地址或者页面地址)，当控制器检测到错误时编程或擦除操作可能已经开始了，当错的地址被重写或擦除，数据可能不可挽回地丢失了。另一种潜在不可恢复的错误是当非编程或非擦除命令作为编程或擦除命令而被错误地接收。一般来说，错误的读命令不是问题，这是由于控制器只要请求另外的读操作并放弃不希望的数据就可以了。一般来说，和写入存储器阵列或从存储器阵列读出的数据中的错误相比，人们更关心命令中的错误。存在许多用于在数据中嵌入错误检测和纠正码的方案。一些数据较重要且可以具有较健壮的纠错方案，这些方案一般具有较高的开销和较大的性能影响。系统设计者能够确定所需的稳健度水平。至少一些示例实施例所解决的问题涉及命令、地址和寄存器写字段中的错误。这些错误不能通过读和写数据中的错误检测和纠正码来解决。可能发生许多形式的命令、地址和寄存器写错误。一般来说，无意的读不是问题，这是由于在无意的读中，数据可被忽略，且控制器310可重发命令。对忙的存储体的页面读就会被忽略掉。错误可能发生在环中目标设备之前或者该设备之后的某处。下面的表1详细描述了依赖于位置的错误的影响
权利要求
1.一种存储器设备，包括用于接收包的输入，该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测；错误管理器，配置为基于该奇偶校验位来检测是否在至少一个命令字节中存在错误；禾口配置为将该包提供到该错误管理器的电路。
2.如权利要求1所述的存储器设备，其中该错误管理器还被配置为确定该存储器设备能否纠正该错误。
3.如权利要求2所述的存储器设备，其中该错误管理器还被配置为如果该错误能够被纠正则纠正该错误。
4.如权利要求1所述的存储器设备，其中该错误管理器还被配置为识别该错误是否为可导致不能被纠正的存储器操作的错误。
5.如权利要求4所述的存储器设备，其中该存储器设备是闪速存储器设备，且该存储器操作包括编程操作和擦除操作中所选择的一个。
6.如权利要求4所述的存储器设备，其中该错误管理器还被配置为依据错误能够导致不能被纠正的存储器操作的肯定的识别来提供该错误为这样的错误的指示。
7.如权利要求1至6任意一项所述的存储器设备，其中所述错误管理器能够被选择性地禁止。
8.如权利要求7所述的存储器设备，还包括控制寄存器，配置为存储数个位的信息，且至少一位指示该错误管理器是否被禁止。
9.如权利要求1至6任意一项所述的存储器设备，其中所述存储器设备是非易失性存储器设备。
10.如权利要求9所述的存储器设备，其中所述非易失性存储器设备是NAND闪速存储器设备。
11.如权利要求1至6任意一项所述的存储器设备，其中所述奇偶校验位便于根据海明码错误检测方案进行命令错误检测。
12.—种系统，包括多个半导体存储器设备；和用于与设备进行通信的控制器设备，所述控制器设备包括用于产生去往存储器设备的包的命令引擎，该包的第一部分包括至少一个命令字节， 且该包的第二部分包括奇偶校验位以便于命令错误检测；和能够将该包输出到多个半导体存储器设备的第一个设备的输出，和位于该系统的控制器设备和半导体存储器设备之间的串行互连配置，其中该系统具有点到点环形拓扑。
13.如权利要求12所述的系统，其中该控制器设备还包括错误管理器。
14.如权利要求13所述的系统，其中该多个半导体存储器设备的每一个包括错误管理ο
15.如权利要求13所述的系统，其中该控制器设备被配置为接收错误寻址设备错误字节，且该错误管理器被配置为处理该错误寻址设备错误字节以确定预期目标设备之前的设备是否被错误地寻址。
16.如权利要求12至15任意一项所述的系统，其中该命令引擎被配置为如果该预期目标设备之前的设备被错误地寻址，则重新发出命令。
17.如权利要求12所述的系统，其中所述命令引擎能够产生广播命令，其能够被多个半导体存储器设备的每一个接收，从而能够用顺序的方式将多个半导体存储器设备的每一个的各自状态寄存器中的信息提供给控制器设备。
18.如权利要求17所述的系统，其中该控制器设备还包括错误管理器，其被配置为处理信息来确定在环形拓扑中的哪个点发生错误以及目标设备是否在广播命令之前接收和执行由控制器设备发出的命令。
19.如权利要求12至15和17至18的任意一项所述的系统，其中所述奇偶校验位便于根据海明码错误检测方案进行命令错误检测。
20.如权利要求12至15和17至18的任意一项所述的系统，其中所述多个半导体存储器设备是非易失性存储器设备。
21.如权利要求20所述的系统，其中所述非易失性存储器设备是NAND闪速存储器设备。
22.—种在具有用于接收包的输入的存储器设备内执行的方法，该方法包括接收包，该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测；和基于该奇偶校验位检测是否在至少一个命令字节中存在错误。
23.如权利要求22所述的方法，还包括确定该存储器设备能否纠正该错误。
24.如权利要求23所述的方法，还包括如果该错误能够被纠正，则纠正该错误。
25.如权利要求22所述的方法，还包括识别该错误是否为可导致不能被纠正的存储器操作的错误。
26.如权利要求25所述的方法，其中该存储器操作包括编程操作和擦除操作中所选择的一个。
27.如权利要求25所述的方法，还包括依据错误能够导致不能被纠正的存储器操作的肯定的识别，产生该错误为这样错误的设备内部指示。
28.如权利要求22至27任意一项所述的方法，其中所述奇偶校验位便于根据海明码错误检测方案进行命令错误检测。
29.一种装置，包括用于接收包的部件，该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测；用于基于该奇偶校验位来检测是否在至少一个命令字节中存在错误的部件；和用于将该包提供到错误管理器的部件。
30.如权利要求29所述的装置，其中检测部件被配置为确定该装置能否纠正该错误。
31.如权利要求30所述的装置，其中该检测部件还被配置为如果该错误能够被纠正则纠正该错误。
32.如权利要求29所述的装置，其中检测部件还被配置为识别该错误是否为可导致不能被纠正的存储器操作的错误。
33.如权利要求32所述的装置，其中该检测部件还被配置为依据错误能够导致不能被纠正的存储器操作的肯定的识别来提供该错误为这样的错误的指示。
34.如权利要求29至33任意一项所述的存储器设备，其中所述检测部件能够被选择性地禁止。
35.一种系统，包括多个半导体存储器设备；和用于与设备进行通信的控制器部件，所述控制器部件包括用于产生去往存储器设备的包的部件，该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测；和用于将该包输出到多个半导体存储器设备的第一个设备的部件，和位于该系统的半导体存储器设备之间的串行互连配置，其中该系统具有点到点环形拓扑。
36.如权利要求35所述的系统，其中该控制器部件还包括错误管理器。
37.如权利要求36所述的系统，其中该多个半导体存储器设备的每一个包括错误管理ο
38.如权利要求36所述的系统，其中该控制器部件被配置为接收错误寻址设备错误字节，且该错误管理器被配置为处理该错误寻址设备错误字节以确定预期目标设备之前的设备是否被错误地寻址。
39.如权利要求35至38任意一项所述的系统，其中产生部件被配置为如果该预期目标设备之前的设备被错误地寻址，则重新发出命令。
40.如权利要求35所述的系统，其中该产生部件能够产生广播命令，其能够被多个半导体存储器设备的每一个接收，从而能够用顺序的方式将多个半导体存储器设备的每一个的各自寄存器部件中的信息提供给控制器部件。
41.一种存储器设备，包括用于接收包的部件，该包的第一部分包括至少一个命令字节，且该包的第二部分包括奇偶校验位以便于命令错误检测；和用于基于该奇偶校验位来检测是否在至少一个命令字节中存在错误的部件。
全文摘要
公开了一种包括一个或多个存储器设备的系统和错误检测和纠正方法。该系统的存储器设备包括用于接收包的输入。该包的第一部分可包括至少一个命令字节，且该包的第二部分可包括奇偶校验位以便于命令错误检测。该存储器设备可包括配置为基于该奇偶校验位来检测是否在至少一个命令字节中存在错误的错误管理器，和配置为将包提供到错误管理器的电路。
文档编号G06F11/10GK102257573SQ200980151271
公开日2011年11月23日 申请日期2009年12月10日 优先权日2008年12月18日
发明者P·吉利厄姆 申请人:莫塞德技术公司