专利名称：总线接口以及总线接口的时钟频率控制方法
技术领域：
本发明涉及一种时钟控制装置，尤其涉及一种产生串行总线所需时钟信号的时钟控制装置。
背景技术：
串行总线接口(Serial Peripheral hterface ;SPI)为广泛应用于元件与元件之间的一种从/主架构连接接口。在传统的串行总线接口当中，所输出的串行传输时钟均为单一频率，换句话说，无论所传送的资料为命令或数据，均采用单一的传输速率进行传输。 对于日渐新颖的系统应用，单一频率的串行传输时钟已经无法满足系统上的需求。因此需要一种新的时钟控制装置，能够依照各系统的需要，即时且迅速地调整传输时钟的频率。
发明内容
本发明实施例提供一种总线接口与总线接口的时钟频率控制方法，能够依照系统对时钟频率的要求，即时且弹性地调整传输时钟信号的频率。依据本发明的一实施例，总线接口耦接于一第一装置，此总线接口内含一芯片选择端、一第一传输总线端、一第二传输总线端以及一时钟控制装置。芯片选择端用以传输一芯片选择信号，藉此启动数据的传输。当数据传输启动时，第一传输总线端将数据传送至一第二装置，第二传输总线端将数据自第二装置传输至第一装置。时钟控制装置含有一频率处理单元以及一传输时钟产生单元。当一频率设定值发生变化时，频率处理单元输出一时钟控制信号，传输时钟产生单元接收时钟控制信号并依据频率设定值产生一传输时钟信号。依据本发明的另一实施例，总线接口耦接于一第一装置，此总线接口含有一芯片选择端、一第一传输总线端、一第二传输总线端以及一时钟控制装置。芯片选择端用以传输一芯片选择信号，藉此启动数据的传输。当数据传输启动时，第一传输总线端将数据传送至第二装置，第二传输总线端将数据自第二装置传输至第一装置。时钟控制装置含有一频率处理单元以及一传输时钟产生单元。频率处理单元产生一频率控制位来调整一传输时钟信号的频率，传输时钟产生单元接收频率控制位，并依据频率控制位产生一传输时钟信号。依据本发明的再一实施例，总线接口的时钟频率控制方法可调变一传输时钟信号的频率，此时钟频率控制方法判断一总线是否开始传输命令或是数据，当总线开始传输命令或是数据，检测一频率设定值是否发生变化。当频率设定值发生变化，判断一封包群是否完成传输。当封包群完成传输，则载入新的频率设定值，依据所载入的频率设定值调整传输时钟信号的频率，并输出频率调整后的传输时钟信号。依据本发明的又一实施例，总线接口的时钟频率控制方法，可在一封包群传输进行当中调变一传输时钟信号的频率，此时钟频率控制方法可判断一总线是否开始传输命令或是数据，当总线开始传输命令或是数据，判断一可变异时序输出信号是否被确立。当可变异时序输出信号确立，则依据一频率控制位的数值，自多个频率设定值当中择一，并使传输时钟信号的频率调整为被选中的频率设定值所对应的频率。
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下图1为绘示总线系统的方块示意图；图2A为绘示本发明一实施方式总线接口时钟控制装置的方块图；图2B为绘示本发明一实施方式总线接口时钟频率控制方法的流程图；图2C为绘示本发明一实施方式总线接口时钟控制装置的波形图；图3A为绘示本发明另一实施方式总线接口时钟控制装置的方块图；图;3B为绘示本发明另一实施方式总线接口时序控制方法的流程图；图3C为绘示本发明一实施方式总线接口时钟控制装置的之波形图。附图标号101:串行总线接口200:时钟控制装置203 传输周期控制器204:传输时钟产生单元207 第一逻辑运算器211 频率设定值缓存器215:时钟计数器221 2 步骤301 可变异频率控制单元305 多工选择器307 频率控制位缓存器309、311 频率设定值缓存器
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。以下实施例的总线接口及其时钟频率控制方法，能够依照需要即时调整串行传输时钟信号的频率，可使串行总线接口 Gerial Peripheral Interface ；SPI)上的装置能够即时反应数据变化，或可收集更多的数据。请参照图1，其为绘示本发明一实施方式总线系统的方块示意图。在此总线系统当中，总线接口，例如串行总线接口 101，可耦接于第一装置105，串行总线接口 103可耦接于第二装置107。第一装置105可为串行总线主装置，第二装置107可为串行总线从装置，串行总线接口 101可具有芯片选择端(Slave klect) SS、第一传输总线端如主出从入(Master Output Slavehput)MOSI、第二传输总线端如主入从出(Master Input Slave Output)
103 :串行总线接口 201 频率检测单元 203 传输周期控制器 205 传输周期缓存器 209 逻辑比较器 213 运算数值缓存器 217 传输周期计数器 300 时钟控制装置 303 第二逻辑运算器 321 329 步骤MIS0，以及时钟控制装置109。芯片选择端SS可用来传输芯片选择信号，藉此启动数据的传输。当数据传输启动时，第一传输总线端MOSI将数据以例如串行(Serial)型式传送至第二装置107，第二传输总线端MISO则将数据以例如串行(Serial)型式自第二装置107传输至第一装置105。时钟控制装置109可产生时钟信号来控制数据的传输速度。请参照图2A，其为绘示本发明一实施方式总线接口时钟控制装置的方块图。时钟控制装置200，用来产生频率可调变的传输时钟信号，例如可为设置于串行总线接口 (Serial Peripheral Interface)主装置(Master)或是从装置(Slave)当中来控制数据 (Data)以及命令(Command)传输的时钟控制装置。时钟控制装置200可具有频率处理单元 202以及传输时钟产生单元204。当一频率设定值发生变化时，频率处理单元202输出时钟控制信号。传输时钟产生单元204接收此时钟控制信号，并依据频率设定值来产生传输时钟信号。频率处理单元202可含频率检测单元201以及频率设定值缓存器211。频率设定值缓存器211接收并储存频率设定值，以供频率检测单元201进行检测。频率检测单元201 耦接频率设定值缓存器211，以检测频率设定值是否发生变化。当频率检测单元201检测到频率设定值发生变化时，频率变化旗标将被确立(Assert)，频率设定值缓存器211中的频率设定值可被输出至运算数值缓存器213，前述的确立可为使频率变化旗标具有一特定逻辑准位，例如0或1。在图2A当中，传输时钟产生单元204含有时钟计数器215、逻辑比较器209、传输周期计数器217、传输周期控制器203、第一逻辑运算器207、运算数值缓存器213。前述的时钟计数器215可用以计数系统时钟信号的周期(cycle)数目，此系统时钟信号的频率通常高于传输时钟信号的频率，以利时钟计数器215以系统时钟信号为基础进行计算，来调整传输时钟信号的频率。逻辑比较器209可用以接收并比较频率设定值以及已累计的系统时钟信号的周期数目，当频率设定值与系统时钟信号的周期数目相等时， 逻辑比较器209会确立时钟使能信号，促使传输周期计数器217输出传输时钟信号。前述的频率设定值与系统时钟信号的周期数目相等时的情形可以下列具体例子进行说明。若频率设定值为0xl5F(16进位)，则当时钟计数器215由0上数至0xl5F或是由OxFFF下数至 0xl5F时，传输周期计数器217将输出传输时钟信号，并重新计数。当前述频率设定值与极大值或是极小值之间的差距越大，代表计数时间越长，在此情形下，传输时钟信号的频率将越低。当时钟计数器215采用由0往上数的方式时，前述的频率设定值的内容例如可为一个“除数”。举例来说，当系统时钟为24MHz，若希望输出的时钟为2MHz，这时候就可将频率设定值缓存器211的内容设定为“ 12”，则时钟计数器215计数12个系统时钟信号周期之后，即可输出时钟为2MHz的传输时钟信号。本实施例当中，传输时钟信号的频率可在数据封包(Data Packet)或命令封包 (Command packet)传输完成之后才会进行调变，可不在同一数据封包群或是同一命令封包群的传输当中进行调变，在此情形下，可透过传输周期控制器203来判断封包群是否完成传输。当频率设定值发生变化且封包群完成传输之时，第一逻辑运算器207会确立频率变化旗标，表示传输时钟信号的频率需要转换；若传输时钟信号的频率完成变化，则第一逻辑运算器207会反确立(De-assert)频率变化旗标。运算数值缓存器213可在频率变化旗标确立时，自频率设定值缓存器211载入(Load)频率设定值，并输出频率设定值至逻辑比较器209。在另一实施例中，频率设定值可由频率设定值缓存器211直接输出至逻辑比较器 209。时钟控制装置200可更含有传输周期缓存器205，以供储存所欲产生的传输时钟信号的脉冲数目。前述的传输周期控制器203可用以比较所欲产生的脉冲数目以及已产生的脉冲数目，当此两数目相等，代表总线上的封包群已经完成传输，时钟控制装置200可以在此时对传输时钟信号的频率进行调整。请参照图2B，其为绘示本发明一实施方式总线接口时钟频率控制方法的流程图。 时钟频率控制方法可调变传输时钟信号的频率，此时钟频率控制方法首先判断总线是否开始传输命令或是数据(步骤221)。当总线开始传输命令或是数据，则检测频率设定值是否发生变化(步骤22 ，若传输尚未开始，则继续停留在步骤221来检测总线的状态。若在步骤223当中发现频率设定值发生变化，则继续判断一封包群是否完成传输(步骤225)；若频率设定值未产生变化，则继续停留在步骤223中检测频率设定值。当封包群完成传输，则载入新的频率设定值，并依据所载入的频率设定值调整传输时钟信号的频率(步骤227)， 接着再输出频率经调整后的传输时钟信号(步骤229)；若封包群尚未完成传输，则继续检测封包群。请参照图2C，其绘示本发明一实施方式总线接口时钟控制装置的波形图。在图2C 所绘示的信号当中，芯片选择信号、传输时钟以及主出从入等信号可由主装置输出至从装置，而主入从出信号则可由从装置输出至主装置，其中主出从入与主入从出信号负责携带命令与数据，传输时钟信号则可用来负责控制命令与数据的传输速度。图2C的传输时钟信号上绘示了三个封包群，分别是封包群1、封包群2以及封包群3，频率则在一封包群与另一封包群之间进行调整。由此图2C可以看出，当频率设定值由0x7F(16进位)调整至0xl5F时，会先引发频率变化旗标确立，接着传输时钟信号的频率才会跟着调整。当时钟控制装置发现传输时钟信号的频率已经依照新的频率设定值完成调整，会反确立频率变化旗标，以待下次频率变化时再将之确立。当需进行命令传输如配置位址(Configuration)时，可以加快传输速度，故可增加所采用的传输时钟信号的频率；在命令传输完成之后才是数据资料的传输，此数据由反应较慢的装置如模拟数字转换器产生，传输速度慢，故可降低传输时钟信号的频率。请参照图3A，其绘示本发明另一实施方式总线接口时钟控制装置的方块图。此一实施方式的时钟控制装置300可在同一封包群传输进行当中且封包群尚未完成传输之时， 调整传输时钟信号的频率。时钟控制装置300时序装置含有频率处理单元302以及传输时钟产生单元304。频率处理单元302产生频率控制位来调整传输时钟信号的频率，传输时钟产生单元304接收频率控制位，并依据频率控制位的数值产生传输时钟信号。频率处理单元302可含频率控制位缓存器307、可变异频率控制单元301、频率设定值缓存器309以及频率设定值缓存器311。频率控制位缓存器307用以储存频率控制位， 使用者可透过一外部控制器(未绘示)将此频率控制位储存于频率控制位缓存器307中。 频率控制位可进一步被载入可变异频率控制单元301中，可变异频率控制单元301中可具有一移位计数指标(未绘示)，此移位计数指标可将其接收的频率控制位依序输出至传输时钟产生单元304中的第二逻辑运算器303。举例来说，如图3C所示，可变异频率控制单元 301可依据移位计数指标依序将其所储存的数值00000000011输出至第二逻辑运算器303。在图3A当中，频率设定值缓存器309与频率设定值缓存器311接收并储存数个不同数值的频率设定值，例如0x80与0xl5F，并透过传输时钟产生单元304的多工选择器 305，将被选中的频率设定值提供给运算数值缓存器213，藉此改变传输时钟信号的频率。传输时钟产生单元304含有多工选择器305、第二逻辑运算器303、运算数值缓存器213、时钟计数器215、逻辑比较器209以及传输周期计数器217，其中运算数值缓存器 213、时钟计数器215、逻辑比较器209以及传输周期计数器217的运作则已载于图2A的实施方式当中。当使用者使可变异时序输出信号确立时(数值为1)，第二逻辑运算器303会将频率控制位提供给多工选择器305，再由多工选择器305依据频率控制位的数值，从数个频率设定值当中择一来当作传输时钟信号的频率，并可透过运算数值缓存器213储存多工选择器305所选中的频率设定值。时钟计数器215计数系统时钟信号所产生的周期数目，逻辑比较器209则比较系统时钟信号的周期数目与频率设定值，当系统时钟信号的周期数目与频率设定值相等时， 时钟计数器215会确立时钟使能信号，致使传输周期计数器217输出传输时钟信号。时钟控制装置另外还具有传输周期控制器203以及传输周期缓存器205。传输周期缓存器205储存所欲产生的传输时钟脉冲数目，传输周期控制器203则比较所欲产生的时钟周期数目以及已产生的时钟周期数目两者是否相等，来判断封包群是否已经完成传输，当此两数目相等代表封包群已经完成传输，可再次考虑是否须要在此时调整传输时钟信号的频率。请参照图:3B，其为绘示本发明另一实施方式总线接口时钟频率控制方法的流程图，此时钟频率控制方法是在封包群传输进行当中来调变传输时钟信号的频率，此方法首先判断总线是否开始传输命令或是数据(步骤321)，当总线开始传输命令或是数据，继续判断可变异时序输出信号是否被确立(步骤323)，若总线闲置则停留在步骤321，继续检测总线的状态。若在步骤323中发现可变异时序输出信号被确立，则依据频率控制位的数值， 自数个频率设定值当中择一(步骤32 ，并使传输时钟信号的频率调整为被选中的频率设定值所对应的频率(步骤327)。另一方面，若在步骤323中发现可变异时序输出信号没有被确立，代表在封包群传输结束之后才会考虑是否调整传输时钟信号的频率，传输当中不会调整频率。请参照图3C，其绘示本发明一实施方式总线接口时序控制方法的波形图。在图3C 的波形当中，芯片选择信号、传输时钟以及主出从入等信号由主装置输出至从装置，而主入从出信号则由从装置输出至主装置，其中主出从入与主入从出信号负责携带命令与数据。当可变异时序输出信号确立时，代表需要在同一封包群传输进行当中调变传输时钟信号的频率，此时若可变异频率控制位的数值为0，代表选择第一个频率设定值缓存器所储存的频率设定值1(0x80)所对应的频率作为传输时钟信号的新频率；若可变异频率控制位的数值为1，代表选择第二个频率设定值缓存器所储存的频率设定值2(0xl5F)所对应的频率作为传输时钟信号的新频率。
在此实施方式的同一封包群的传输当中，前面5个位属于缓存器设定的命令部分，传输速度可以提升至例如2MHZ (传输时间为0. 5 μ s)，接着是数据的部分，传输速度降低至例如400Κ (传输时间为2. 5μ s)。举例来说，在原先传输时钟信号的频率无法调整而仅有单一传输频率(例如400ΚΗζ)的状态之下，16位的传输需要16X2. 5us = 40us。经由此一实施方式来调整传输时钟信号的频率，16位的传输仅须要5X0. 5US+11X2. 5us = 30us, 节省了 25%的时间。以上实施例的时钟控制装置或方法，能够依照系统对时钟频率的要求，在命令或数据的两封包群之间，亦或是命令或数据的同一封包群传输进行当中，即时地且弹性地调整传输时钟信号的频率，来接收更多数量的数据或命令，以有效地缩短资料的传送时间。虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何在本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。
权利要求
1.一种总线接口，其特征在于，所述的总线接口耦接于一第一装置，所述总线接口包含一芯片选择端，用以传输一芯片选择信号，藉此启动数据的传输； 一第一传输总线端，以当数据传输启动时，将数据传送至一第二装置； 一第二传输总线端，以当数据传输启动时，将数据自所述第二装置传输至所述第一装置；以及一时钟控制装置，所述时钟控制装置包含一频率处理单元，以当一频率设定值发生变化时，输出一时钟控制信号；以及一传输时钟产生单元，接收所述时钟控制信号并依据所述频率设定值产生一传输时钟信号。
2.如权利要求1所述的总线接口，其特征在于，所述频率处理单元包含 一频率设定值缓存器，接收并储存所述频率设定值；以及一频率检测单元，耦接所述频率设定值缓存器，以检测所述频率设定值是否发生变化。
3.如权利要求2所述的总线接口，其特征在于，所述传输时钟产生单元包含 一时钟计数器，计数一系统时钟信号的周期数目；一逻辑比较器，接收并比较所述频率设定值以及所述系统时钟信号的周期数目，当所述频率设定值与所述系统时钟信号的周期数目相等时，确立一时钟使能信号；以及一传输周期计数器，以当所述时钟使能信号确立时，输出所述传输时钟信号。
4.如权利要求3所述的总线接口，其特征在于，所述传输时钟产生单元更包含 一传输周期控制器，以判断一封包群是否完成传输；一第一逻辑运算器，以当所述时钟控制信号确立且所述封包群完成传输之时，确立一频率变化旗标；以及一运算数值缓存器，以在所述频率变化旗标确立时，自所述频率设定值缓存器载入所述频率设定值，并输出所述频率设定值至所述逻辑比较器。
5.如权利要求4所述的总线接口，其特征在于，所述传输时钟产生单元更包含一传输周期缓存器，以储存所述传输时钟信号所欲产生的时钟周期数目，供所述传输周期控制器比较所欲产生的时钟周期数目以及已产生的时钟周期数目，当此两数目相等，判断所述封包群已经完成传输。
6.一种总线接口，其特征在于，所述总线接口耦接于一第一装置，所述总线接口包含 一芯片选择端，用以传输一芯片选择信号，藉此启动数据的传输；一第一传输总线端，以当数据传输启动时，将数据传送至一第二装置； 一第二传输总线端，以当数据传输启动时，将数据自所述第二装置传输至所述第一装置；以及一时钟控制装置，所述时钟控制装置包含一频率处理单元，用以产生一频率控制位来调整一传输时钟信号的频率；以及一传输时钟产生单元，接收所述频率控制位，并依据所述频率控制位的数值产生一传输时钟信号。
7.如权利要求6所述的总线接口，其特征在于，所述传输时钟信号的频率是在同一封包群传输进行当中，且所述封包群尚未完成传输之时，进行调变。
8.如权利要求6所述的总线接口，其特征在于，所述频率处理单元包含 一频率控制位缓存器，用以储存所述频率控制位；以及一可变异频率控制单元，由所述频率控制位缓存器载入所述频率控制位，并透过一移位计数指标依序将所述频率控制位输出至所述传输时钟产生单元。
9.如权利要求8所述的总线接口，其特征在于，所述频率处理单元更包含多个频率设定值缓存器，储存并提供多个频率设定值。
10.如权利要求9所述的总线接口，其特征在于，所述传输时钟产生单元包含 一多工选择器，以依据所述频率控制位的数值从所述频率设定值当中择一； 一时钟计数器，以计数一系统时钟信号的周期数目；一逻辑比较器，接收并比较所述多工选择器所选中的所述频率设定值以及所述系统时钟信号的周期数目，当所述频率设定值与所述系统时钟信号的周期数目相等时，确立一时钟使能信号；以及一传输周期计数器，以当所述时钟使能信号确立时，输出所述传输时钟信号。
11.如权利要求10所述的总线接口，其特征在于，所述传输时钟产生单元更包含一运算数值缓存器，以储存所述多工选择器所选中的所述频率设定值并输出所述频率设定值至所述逻辑比较器；以及一第二逻辑运算器，以当一可变异时序输出信号确立时，将所述频率控制位提供给所述多工选择器。
12.如权利要求11所述的总线接口，其特征在于，所述传输时钟产生单元更包含 一传输周期缓存器，以储存所述传输时钟信号所欲产生的时钟周期数目；以及一传输周期控制器，以比较所述传输时钟信号所欲产生的时钟周期数目以及已产生的时钟周期数目，当此两数目相等，代表一封包群已经完成传输。
13.—种总线接口的时钟频率控制方法，其特征在于，所述的时钟频率控制方法用以调变一传输时钟信号的频率，所述时钟频率控制方法包含判断一总线是否开始传输命令或是数据；当所述总线开始传输命令或是数据，检测一频率设定值是否发生变化； 当所述频率设定值发生变化，判断一封包群是否完成传输；当所述封包群完成传输，则载入新的所述频率设定值并依据所载入的所述频率设定值调整所述传输时钟信号的频率；以及输出频率调整后的所述传输时钟信号。
14.一种总线接口的时钟频率控制方法，其特征在于，所述时钟频率控制方法用以在一封包群传输进行当中，调变一传输时钟信号的频率，所述时钟频率控制方法包含判断一总线是否开始传输命令或是数据；当所述总线开始传输命令或是数据，判断一可变异时序输出信号是否被确立； 当所述可变异时序输出信号确立，则依据一频率控制位的数值，从多个频率设定值当中择一；以及使所述传输时钟信号的频率调整为被选中的所述频率设定值所对应的频率。
全文摘要
本发明实施例公开了一种总线接口，含有芯片选择端、第一传输总线端、第二传输总线端与时钟控制装置。芯片选择端传输芯片选择信号来启动数据的传输。当数据传输启动时，第一传输总线端将数据传送至第二装置，第二传输总线端则将数据自第二装置传输至第一装置。时钟控制装置具有频率处理单元以及传输时钟产生单元。当频率设定值发生变化时，频率处理单元输出时钟控制信号，传输时钟产生单元接收时钟控制信号并依据频率设定值的数值产生传输时钟信号。本发明实施例的总线接口与总线接口的时钟频率控制方法，能够依照系统对时钟频率的要求，即时且弹性地调整传输时钟信号的频率，来接收更多数量的数据或命令，以有效地缩短资料的传送时间。
文档编号G06F1/04GK102207922SQ20101015876
公开日2011年10月5日 申请日期2010年3月30日 优先权日2010年3月30日
发明者陈志铭 申请人:新唐科技股份有限公司