专利名称：无符号定点除法及无符号定点除法器的制作方法
技术领域：
本发明涉及计算机、通信、电子技术的芯片或电路领域，尤其涉及一种定点除法及 一种无符号定点除法器。
背景技术：
在数字信号处理、通信、图像处理和视频处理中，常涉及通过除数和被除数求商和 余数的除法运算。传统的除法器如Xinlix等可编程逻辑器件设计厂商提供的除法器IP， 只给出外部接口定义，不方便移植，而且资源消耗大，运算时间太长。故现有的除法器设计 时，往往通过改进的各种优化算法而实现减少硬件实现代价、减短执行周期的目的，因此出 现了各种定点除法器。现有的定点除法器做除法运算时，主要的方法是通过移位减操作来进行。如专利 号为CN01132302. 7的专利文献公开了 “一种除法器”，是将除法运算转化为移位运算和减 法运算。但是此类算法忽视了被除数和除数的特征，如当被除数远小于除数的时候，其结 果可以直接得到为0，而此类算法还需要不断的进行迭代，即进行移位和减法运算，其执行 周期长，且造成了资源和能耗的浪费。
发明内容
本发明所要解决的技术问题是针对现有技术存在的技术问题，本发明提供一种 运算节拍少、处理快速并可降低功耗的无符号定点除法，以及一种硬件结构简单、执行周期 短、能耗低的无符号定点除法器。为解决上述技术问题，本发明采用以下技术方案 一种无符号定点除法，其特征在于包括以下步骤
1)预处理读取M位的被除数A和N位的除数B，将除数B进行预处理，生成一参考除
数向量表；
2)定位选择将被除数A与参考除数向量表中的元素进行比较选择，找到需要进行减 法运算的参考除数，并将商Q中的对应位置为1，进入步骤3)，若未找到所述参考除数，则进 入步骤4)；
3)减法运算将被除数A减去参考除数，得到余数R并将余数R作为新的被除数A返 回步骤2)；
4)输出结果输出商Q和余数R。作为上述除法的一种改进
所述将除数B进行预处理，具体包括以下步骤将除数B左移1、2、……、M-1位并依次 存储到存储器I、B2、……，Bsh中，且满足B<Bi<B2〈…〈Bh，形成所述参考除数向量表。所述步骤2)具体包括以下步骤
将被除数A与参考除数向量表中的元素进行小于比较选择，
2. 1)在参考除数向量表中查找得到一参考除数Bi满足KA<Bi+1，其中i=l、2、……、
4M-1,将商Q中的第i位Qi的值置为1，进入步骤3)；
2. 2)或者，被除数A > Bsh或被除数々< B，则进入步骤4)。作为上述除法的另一种改进
所述将除数B进行预处理，具体包括以下步骤将除数B左移1位然后与B相加，生成 BB1,然后B和BB1*别左移1、2、……、M-1位并分别存储到存储器B J1JB^By B1B2,... Bi^BiBw中且满足Βα^ΒΒ^ΒΖΒ^Ο'ΧΒΖΒΑ^，形成所述参考除数向量表，其中Bi为除数 B左移i位的数值且i=l、2、……,M-I0所述步骤2)具体包括以下步骤
将被除数A与参考除数向量表中的元素进行小于比较选择，
2. Ia)在参考除数向量表中查找得到一参考除数Bi满足Bi彡AaiBp1，其中序号i=l、 2、……、M-1，将商Q中的第i位Qi的值置为1，商Q中的第i_l位Qp1的值置为0，进入 步骤3)；
2. Ib)或者，查找得到一参考除数Bi满足BiBp1彡A<Bi+1，其中序号i=l、2、……、M_1， 则将商Q中的第i位Qi的值置为1，商Q中的第i_l位Qh的值置为1，进入步骤3)； 2. Ic)或者，被除数A > BiBp1或被除数A < B，则进入步骤4)。所有上述的除法中，在所述步骤1)中将所述商Q和余数R的初始值置零。作为一个总的技术构思，本发明还提供一种无符号定点除法器，包括依次相连的 用于输入被除数并对除数进行预处理的预处理单元和用于对被除数和经预处理的除数进 行迭代减法运算的迭代运算单元，其特征在于，所述除法器还包括一用于确定必要减法运 算位的定位选择单元，所述定位选择单元的输入端与预处理单元的输出端相连以对被除数 和经预处理的除数进行比较选择，比较选择的结果输入到迭代运算单元的输入端进行迭代 减法运算，运算结果返回定位选择单元的输入端或输出。作为本发明的除法器的进一步改进
所述定位选择单元包括与所述预处理单元的输出端相连的用于将被除数和预处理后 的除数进行比较的小于比较器组，以及与所述小于比较器组相连的用于将比较结果选择输 出的选择开关，所述选择开关与所述迭代运算单元的输入端相连。所述预处理单元包括用于进行除数左移运算和加法运算的移位运算模块、以及与 所述移位运算模块相连的向量存储模块，所述向量存储模块与所述定位选择单元的输入端 相连。所述预处理单元包括用于进行除数左移运算和加法运算的移位运算模块、以及与所 述移位运算模块相连的用于存储所述左移运算和加法运算结果的向量存储模块，所述向量 存储模块与所述定位选择单元的输入端相连。所述除法器还包括一结果输出单元，所述结果输出单元包括一与定位选择单元相 连的商输出模块以及一嵌入所述迭代运算单元的余数输出模块。与现有技术相比，本发明的优点在于
1、本发明的无符号定点除法，针对被除数和除数的特征，利用商的结果中，仅仅商位为 1的才需要做相减运算；而商为0则无需运算直接跳过，从而将某些基数从被除数中分离， 采用较少的运算节拍得出商和余数。该方法可整体减短除法器的运算周期，并可以降低功
^^ O2、本发明的无符号定点除法器，设置定位选择单元，可实现只在对应的商位为1
5时，即仅在需要运算时迭代运算单元才进行减法运算，其硬件结构简单、执行周期短，采用 较少的硬件实现代价，实现除法的快速运算，能节约能耗。
图1是本发明具体实施例1的无符号定点除法的运算流程示意图； 图2是本发明具体实施例1的无符号定点除法器的组成结构示意图； 图3是本发明具体实施例2的无符号定点除法器的组成结构示意图； 图4是一个四位数小于比较器的电路原理示意图。图例说明
1、预处理单元；11、移位运算模块；12、向量存储模块；2、定位选择单元；22、小于比较 器组；23、选择开关；3、迭代运算单元；31、逻辑运算单元；4、结果输出单元；41、商输出模 块；42、余数输出模块。
具体实施例方式以下将结合说明书附图和具体实施例对本发明作进一步详细说明。如图1所示，本实施例的无符号定点除法，包括以下步骤
1、预处理
读取M位的被除数A和N位的除数B，且M > N，将商Q和余数R的初始值置零。将除 数B左移1、2、……、M-I位并依次存储到存储器&、B2,……、Bsh中，且满足^B1CB2〈… 〈Bh，形成参考除数向量表。2、定位选择
将被除数A与参考除数向量表中的元素进行小于比较选择，
2.1在参考除数向量表中查找得到一参考除数Bi满足Bi < A < Bi+1，其中i=l、2、……、 M-1,将商Q中的第i位Qi的值置为1，进入步骤3 ；
2. 2或者，被除数A > Bsh或被除数A < B，则进入步骤4。3、减法运算将被除数A减去参考除数Bi,得到余数R并将余数R作为新的被除数 A返回步骤2 ；
4、输出结果输出商Q和余数R。如图2所示，本实施例的无符号定点除法器，包括依次相连的用于输入被除数并 对除数进行预处理的预处理单元1和用于对被除数和经预处理的除数进行迭代减法运算 的迭代运算单元3，其特征在于，除法器还包括一用于确定必要减法运算位的定位选择单元 2，定位选择单元2的输入端与预处理单元1的输出端相连以对被除数和经预处理的除数进 行比较选择，比较选择的结果输入到迭代运算单元3的输入端进行迭代减法运算，运算结 果返回定位选择单元2的输入端或输出。本实施例中，预处理单元1包括用于进行除数左移运算的移位运算模块11、以及 与移位运算模块11相连的用于存储左移运算结果的向量存储模块12，向量存储模块12与 定位选择单元2的输入端相连。定位选择单元2包括与预处理单元1的输出端相连的用于 将被除数和预处理后的除数进行比较的小于比较器组22，以及与小于比较器组22相连的 用于将比较结果选择输出的选择开关23，选择开关23与迭代运算单元3的输入端相连。迭
6代运算单元3为一逻辑运算单元31 (本实施例中为32位ALU)和一与结果输出单元4复用 的余数输出模块42。除法器还包括一结果输出单元4，结果输出单元4包括一与定位选择 单元2相连的商输出模块41以及一嵌入迭代运算单元3的余数输出模块42。实施例2
本实施例的无符号定点除法，包括以下步骤
1、预处理
读取M位的被除数A和N位的除数B，将商Q和余数R的初始值置零； 将除数B左移1位然后与B相加，生成BB1,然后B和BB1分别左移1、2、……、M_1位并 分别存储到存储器BjpBBpB^B1B2、…B^BiBw中且满足Βα^ΒΒ^Β^ΒΑΟ·· (B^BiBw，其 中BiBw=BJBw，形成一参考除数向量表，其中Bi为除数B左移i位的数值且i=l、2、……、 M-I。2、定位选择
将被除数A与参考除数向量表中的元素进行小于比较选择，
2.Ia在参考除数向量表中查找得到一参考除数Bi满足Bi ^ AaiBg，其中序号i=l、 2、……、M-1，将商Q中的第i位Qi的值置为1，商Q中的第i_l位Qp1的值置为0，进入 步骤3 ；
2. Ib或者，查找得到找到一参考除数Bi满足BiBp1彡A<Bi+1，其中序号i=l、2、……、 M-1,则将商Q中的第i位Qi的值置为1，商Q中的第i-Ι位Qp1的值置为1，进入步骤3 ； 2. Ic或者，被除数A > BiBp1或被除数々< B，则进入步骤4。3、减法运算将被除数A减去参考除数，得到余数R并将余数R作为新的被除数A 返回步骤2。4、输出结果输出商Q和余数R。如图3所示，本实施例的无符号定点除法器的结构与实施例1基本相同，其区别仅 在于移位运算模块11可以用于进行除数左移运算和加法运算，与实施例1相比，移位运算 模块11中设有一个可进行加法运算的逻辑运算部件(本实施例中为32位ALU)。其工作原 理与实施例1基本相同，在此不再赘述。综上，本发明的无符号定点除法器能采用较小的硬件实现代价、较低的成本实现 减少除法计算节拍、减短运算周期，从而降低芯片做同等运算所消耗的功耗、节约能源。以 完成一个4位数的除法的除法器为例，其小于比较器的电路原理示意图如图4所示，该小于 比较器共使用16个晶体管。在实际应用时，N位无符号小于比较器需使用4N个晶体管，相 对本发明提高除法运算的性能效果，此硬件实现代价较小。 以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施 例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域 的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保 护范围。
权利要求
一种无符号定点除法，其特征在于包括以下步骤1)预处理读取M位的被除数A和N位的除数B，将除数B进行预处理，生成一参考除数向量表；2)定位选择将被除数A与参考除数向量表中的元素进行比较选择，找到需要进行减法运算的参考除数，并将商Q中的对应位置为1，进入步骤3)，若未找到所述参考除数，则进入步骤4)；3)减法运算将被除数A减去参考除数，得到余数R并将余数R作为新的被除数A返回步骤2)；4)输出结果输出商Q和余数R。
2.根据权利要求1所述的无符号定点除法，其特征在于，所述将除数B进行预处理，具 体包括以下步骤将除数B左移1、2、……、M-I位并依次存储到存储器Bp B2、…….Bsh 中，且满足BCB^B2O"〈Bh，形成所述参考除数向量表。
3.根据权利要求2所述的无符号定点除法，其特征在于，所述步骤2)具体包括以下步骤将被除数A与参考除数向量表中的元素进行小于比较选择，2. 1)在参考除数向量表中查找得到一参考除数Bi满足KA<Bi+1，其中i=l、2、……、 M-1,将商Q中的第i位Qi的值置为1，进入步骤3)；2. 2)或者，被除数A > Bsh或被除数々< B，则进入步骤4)。
4.根据权利要求1所述的无符号定点除法，其特征在于，所述将除数B进行预处 理，具体包括以下步骤将除数B左移1位然后与B相加，生成BB1,然后B和BB1分别 左移1、2、……、M-I位并分别存储到存储器B、B。BB^ B2、B1B2,…Bi、BiBw中且满足 Β<Β1<ΒΒ1<Β2<Β1Β2<···< B^BiBw，形成所述参考除数向量表，其中Bi为除数B左移i位的数 值且 i=l、2、......、M-1。
5.根据权利要求4所述的无符号定点除法，其特征在于，所述步骤2)具体包括以下步骤将被除数A与参考除数向量表中的元素进行小于比较选择，2. Ia)在参考除数向量表中查找得到一参考除数Bi满足Bi SAaiBp1，其中序号i=l、 2、……、M-1，将商Q中的第i位Qi的值置为1，商Q中的第i_l位Qp1的值置为0，进入 步骤3)；2. Ib)或者，查找得到一参考除数Bi满足BiBp1彡A<Bi+1，其中序号i=l、2、……、M_1， 则将商Q中的第i位Qi的值置为1，商Q中的第i_l位Qh的值置为1，进入步骤3)； 2. Ic)或者，被除数A > BiBp1或被除数A < B，则进入步骤4)。
6.根据权利要求1 5中任一项所述的无符号定点除法，其特征在于，在所述步骤1) 中将所述商Q和余数R的初始值置零。
7.一种无符号定点除法器，包括依次相连的用于输入被除数并对除数进行预处理的预 处理单元(1)和用于对被除数和经预处理的除数进行迭代减法运算的迭代运算单元(3)， 其特征在于，所述除法器还包括一用于确定必要减法运算位的定位选择单元(2)，所述定位 选择单元(2)的输入端与预处理单元(1)的输出端相连以对被除数和经预处理的除数进行 比较选择，比较选择的结果输入到迭代运算单元(3)的输入端进行迭代减法运算，运算结果返回定位选择单元(2)的输入端或输出。
8.根据权利要求7所述的无符号定点除法器，其特征在于所述定位选择单元(2)包括 与所述预处理单元(1)的输出端相连的用于将被除数和预处理后的除数进行比较的小于比 较器组(22)，以及与所述小于比较器组(22)相连的用于将比较结果选择输出的选择开关 (23)，所述选择开关(23)与所述迭代运算单元(3)的输入端相连。
9.根据权利要求7所述的无符号定点除法器，其特征在于所述预处理单元(1)包括 用于进行除数左移运算和加法运算的移位运算模块(11)、以及与所述移位运算模块(11) 相连的用于存储所述左移运算和加法运算结果的向量存储模块(12)，所述向量存储模块 (12)与所述定位选择单元(2)的输入端相连。
10.根据权利要求7或8或9所述的无符号定点除法器，其特征在于所述除法器还包 括一结果输出单元(4)，所述结果输出单元(4)包括一与定位选择单元(2)相连的商输出模 块(41)以及一嵌入所述迭代运算单元(3)的余数输出模块(42)。
全文摘要
本发明公开了一种无符号定点除法，包括步骤除数经预处理单元进行处理后与被除数一起输入到定位选择单元进行定位选择，再经迭代运算单元对选择的结果进行迭代减法运算后将运算结果返回定位选择单元，最终输出商和余数。本发明还公开了一种无符号定点除法器，包括依次相连的预处理单元、定位选择单元和迭代运算单元，定位选择单元的输入端分别与预处理单元的输出端以及迭代运算单元的输出端相连，定位选择单元的输出端与迭代运算单元的输入端相连。本发明具有硬件结构简单、运算节拍少、执行周期短、硬件实现代价低、能耗低等优点。
文档编号G06F7/52GK101986259SQ201010559299
公开日2011年3月16日 申请日期2010年11月25日 优先权日2010年11月25日
发明者余再祥, 刘衡竹, 华校专, 吴虎成, 孙永节, 孙锁林, 杨惠, 汪东, 罗恒, 胡封林, 陈书明 申请人:中国人民解放军国防科学技术大学