高速高密度以nand为基础的双晶体管-nor闪存的新构成的制作方法

专利名称：高速高密度以nand为基础的双晶体管-nor闪存的新构成的制作方法
技术领域：
本发明涉及一单芯片低电压高读取速度非易失性的内存(NVM)，尤其是使用NAND 单元结构、单元操作方式和生产制程为基础的双晶体管N0R(2T-N0R)闪存的设计。
背景技术：
非易失性内存是本技术领域的现有技术。非挥发性内存的类型包括屏蔽只读存储器(mask ROM)、电子可编程只读存储器(EPROM)、电子可抹除可编程只读记忆(EEPROM)体、 NOR闪存和NAND闪存。目前，在诸如个人数字助手、手机、便携式计算机、录音机以及全球卫星定位系统(GPQ等等的应用中，闪存已成为非易失性内存的常见类型之一。闪存具有高密度、小硅面积、低成本的优点并且能重复地被一单低电压源编程和抹除。
NAND和NOR闪存单元结构用一电荷保持(电荷存储或电荷捕获)晶体管记忆单元，用于存储电荷形式的一位数据。具有一位数据的存储单元通常被称为单阶电位单元 (SLC)。它们分别被称为一位/单晶体管(lb/ΙΤ) NAND单元或NOR单元，在该单元中存储一单阶编程数据。NAND和NOR两种单晶体管闪存单元除了在具有双临界电压(VtO和Vtl)的单阶编程单元可存储数据之外，还可在在一实体单元中利用四多阶临界电压(VtO，Vtl，Vt2 和Vt!3)，存储每单元至少两位或两位/单晶体管(2b/lT)。具有单晶体管NAND或NOR闪存单元的多阶临界电压的存储单元被称为一多阶电位单元(MLC)。
目前，单芯片双多晶硅栅极NAND闪存芯片的最高密度是64(ib。相比之下，一双多晶硅栅极NOR闪存芯片具有2( 的密度。NAND和NOR闪存单元密度之间大差异是由于NAND 闪存单元的扩展性优于NOR闪存单元。一 NOR闪存单元须要5. OV电压(Vds)在漏极与源极之间以保持高电流信道热电子(channel hot electron,CHE)注入编程程序。由于这CHE 设计，记忆单元的信道长度非常难以缩减。或者，一 NAND闪存单元对低电流福勒-诺德海姆(R)Wler-NordheinuFN)信道隧道编程程序需要OV电压(Vds)在漏极与源极之间。由上述导致一位/单晶体管NAND闪存单元的大小仅是一位/单晶体管NOR闪存单元的一半，因此有较高的记忆密度。结果，一直想用NAND制程生产NOR闪存。
Infineon(英飞凌公司)的美国专利第6，212，102号描述一双晶体管^T)NOR闪存。在该闪存中，在FN边界编程期间，漏极和源极之间需要一高电压，并因此需要一更长的通道长度防止打通效应。这限制单元大小能被做的多小并且限制单元使用在0. ISum技术下闪存超高整合中。又，因为在偏压漏极的电子空穴对至三重井(TPW)接面被漏极和源极之间的电压差加速，负极FN边界编程引起器件氧化层退化现象。愈多空穴陷在隧道氧化层内，所能达到的编程和抹除耐受次数就越少。
Infineon的美国专利第6，307, 781和6，628，544号，借由在闪存阵列阵列中连接共同的源极以达到一致的信道抹除和信道编程，而提供了对先前NOR闪存的改进型。利用相连的共同源极，对存取器件栅极施加最负极电压-3V，以透过共同的源极线关闭通往不同的位线的路径。由于在编程操作期间的偏压条件，编程遮蔽电压，即3V-4V被预期来隔离存取器件。然而，如果信道长度在单元上被缩减，可能发生漏极引漏电流。因此，闪存仍然遇到规模问题而以一大记忆单元尺寸来终结。
在另一 NOR闪存，菲利普Philips)美国专利第6，980，472号中，揭露了源极注入编程和FN通道编程。FN通道编程类似于化打！！的！!的专利。当编程遮蔽电压被施加横跨漏极和源极时，由于漏极引漏电流到共同的源极线，存取器件的通道长度不能被缩短。同理， 对于源极注入编程方法，存取器件需要较长的通道长度防止打通效应。此外，与FN通道编程比较，由于产生热电子它需要更多编程电流。发明内容
本发明提供一种基于2-poly浮动栅极NAND单元结构和制程的一创新、对称的 2T-N0R闪存，以克服现有2T-N0R闪存的上述弊端。闪存的每一 2T-N0R快闪单元具有一存储晶体管，与一存取晶体管串连，都使用NAND为基础的制程制造。
以NAND为基础2T-N0R快闪单元能调节双状态的SLC或多达三个状态的MLC以用于高读取速度应用的高密度闪存。在Polyl浮动栅极存储层和快闪单元P基板上的信道 (channel)之间的隧道(tunnel)氧化层上，通过使用R)wler-Nordheim(福勒-诺德海姆隧道效应)方法执行编程和抹除操作。在抹除和编程操作中，以NAND为基础2T-N0R快闪单元的漏极和源极之间没有电压差。
在本发明的第一实施例中，2T-N0R快闪单元的存取晶体管和存储晶体管二者都由相同的双多晶NMOS浮动栅极器件制成。存取晶体管的临界电压能逐位地被编程到期望值， 即0. 75V或其它适当值。
在第二实施例中，存取晶体管具有短路且绑在一起的polyl和poly2以形成 polyl-晶体管的存取线，来连接闪存的一行存取晶体管。第二实施例中的存取晶体管的临界电压是polyl NMOS晶体管的临界电压。在第三实施例中，存取晶体管由polyl或poly2 NMOS晶体管制成。第三实施例中，存取晶体管的临界电压是polyl或poly2 NMOS晶体管的临界电压。
相比于其中形成垂直于位线的源极线的现有闪存，2T-N0R快闪单元的位线和源极线在不同层中用平行金属线形成。此外，使用一对分开的源极线和位线形成2T-N0R闪存的记忆阵列的每一列(column)。记忆阵列的不同列不分享共同的源极线。
依据本发明，以NAND为基础的2T-N0R闪存包括一记忆阵列、一写行译码器、一读行译码器、一数据缓冲器和缓速页感应扩大器单元、一隔离器单元、一低电压(LV)Y-通过栅极和Y-译码器单元、以及一字节/字符高速感应扩大器单元。读行译码器启动快速而且只连接存取晶体管的栅极，存取晶体管根据解码输出而开关。写行译码器实现用于存取晶体管和存储晶体管两者。隔离器单元在操作抹除或编程时用来隔离记忆阵列与低电压 Y-通过栅极和Y-译码器的低电压Y-通过。
本发明的读行译码器是一中高电压器可在快速随机读取操作时上冲电压到4. OV0 有两个高电压(HV)增强型匪OS器件，用于对存取晶体管的写行译码器和读行译码器之间的隔离。这两HV NMOS器件将写行译码器和读行译码器分开。在抹除时，通过关闭这两个 HV NMOS器件，能获得来自快闪单元三重P井的耦合电压。通过透过HV NMOS器件的隔离使用读行译码器以连接存取晶体管的选择栅极，可提供高驱动能力以达到一些嵌入式应用中的高速需求。
本发明使用存取晶体管，以克服现有1T-N0R闪存中常见的过度抹除问题。它简化芯片上状态机械的设计。为信道编程操作提供给未被选择的字符线的一较优电压，使得未被选择单元的Vt的干扰能被除去或大量地减少。此外，本发明为了高速度类的应用在读取时使用3状态MLC设计。一固定的较优字符线(WL)电压值和一足够低的记忆单元Vt提供足够高单元电流。它为嵌入式应用中的闪存提供了超高密度、低成本和高速度解决方案。
对于高速度嵌入式应用，本发明在读取时提供两种方法，以提高记忆单元电流。对于需要低功率的应用，第一种方法施加Vdd(1.8V或3V)于所有存储晶体管。因此，由于与被抹除状态存储器件的负极Vt相对足够高的单元电流，没有需要上冲的WL。然而，对于存取器件永远需要一上冲电压，即，4V，因为它的Vt在0. 75V上下。第二种方法利用上冲电压取代Vdd。与第一种方法比较，后者在读取时有最低的阻抗。因为存储器件和存取器件两者的栅极电压来自同一上冲的电压源，它以相对大功率提供高速性能。
在现有技术的快闪单元中，因为在偏压漏极和TPW接面处的电子空穴对被漏极和源极之间的电压差加速，负极的FN边界编程造成器件氧化层衰退，并且当更多空穴被俘获时忍耐周期逐渐减少。因为快闪单元没有漏极和源极之间的电压差，本发明在编程和抹除操作的忍耐周期上比现有技术有重大的改进。
进而，因为没有未被选择的WL和TPW之间的电压差，所以没有栅极干扰能在本发明的页，区块，扇区和芯片抹除操作中发生，同时因为位线(BL)遮蔽电压几乎是编程的字符(WL)电压的一半并且未被选择的WL电压几乎是BL遮蔽电压的一半，所以在编程操作中更少引入干扰。
本发明前述和其它特性及优点将因以下详尽的描述和适当的附图而更易理解。


图IA为依据本发明第一实施例以NAND为基础的2_poly浮动栅极NMOS 2T-N0R 快闪单元的平面布局的上视图，其中MS和MC单元都是2-poly浮动栅极NAND单元；
图IB为依据本发明第一实施例以NAND为基础的2-poly浮动栅极NMOS 2T-N0R 快闪单元电路的线路示意图IC为依据本发明第一实施例以NAND为基础的2-poly浮动栅极NMOS 2T-N0R 快闪单元的截面图ID为依据本发明第一实施例以NAND为基础的浮动栅极NMOS 2T-N0R快闪单元的SLC和MLC电压分配图2为依据本发明第二实施例以NAND为基础的2T-N0R快闪单元的电路图和对应 SLC和MLC的临界电压分配图，其中MC是2-poly浮动栅极NAND单元，同时MS是具有短路的polyl和poly2的polyl晶体管；
图3A为依据本发明第三实施例以NAND为基础的浮动栅极NMOS 2T-N0R快闪单元的平面布置的上视图，其中MC是2-poly浮动栅极NAND单元，而MS是polyl或poly2晶体管；
图;3B为依据本发明第三实施例以NAND为基础的浮动栅极NMOS 2T-N0R快闪单元电路的线路示意图3C为依据本发明第三实施例中以NAND为基础的浮动栅极NMOS 2T-N0R快闪单元的截面图3D为依据本发明第三实施例以NAND为基础的2T-N0R快闪单元的电路图和对应SLC和MLC的临界电压分配图4A为依据本发明以NAND为基础的2T-N0R闪存器件方块图4B为用于本发明的高速度感应方法的电路详细示意图4C为本发明所有实施例中用于字符线的写行译码器中的一区块电路示意图5A为本发明第一实施例中用于选择栅极线的读行译码器中一区块和写行译码器中一区块的电路示意图5B为本发明第二实施例中用于选择栅极线的读行译码器中一区块的电路示意图5C为本发明第三实施例中用于选择栅极线的读行译码器中一区块的电路示意图6为依据本发明第一实施例以NAND为基础的2T-N0R闪存阵列的一扇区的电路的示意图7为依据本发明第二实施例以NAND为基础的2T-N0R闪存阵列的一扇区的电路的示意图8为依据本发明第三实施例以NAND为基础的2T-N0R闪存阵列的一扇区的电路的示意图9为显示说明用于本发明被选扇区中的快闪单元的以NAND为基础的2T-N0R闪存阵列中一预先编程操作的偏压值表；
图10为显示说明用于本发明被选扇区中的快闪单元的以NAND为基础的2T-N0R 闪存阵列中一抹除操作的偏压值表；
图11为显示说明用于本发明被选扇区中的快闪单元的以NAND为基础2T-N0R闪存阵列中一编程操作的偏压值表；
图12为显示说明用于本发明被选扇区中的快闪单元的以NAND为基础的2T-N0R 闪存阵列中的一读取操作的偏压值表；
图13为显示用于本发明以NAND为基础的2T-N0R闪存阵列的抹除操作的流程图14为显示用于本发明以NAND为基础的2T-N0R闪存阵列于图13中所示的抹除操作的页抹除操作的流程图15为显示用于本发明以NAND为基础的2T-N0R闪存阵列于图13中所示的区块、 扇区或芯片抹除操作的流程图16为显示用于本发明以NAND为基础的2T-N0R闪存阵列的页编程操作的流程图17为显示用于本发明以NAND为基础的2T-N0R闪存阵列的页或区块的预预先编程和验证操作的时序波形图18为显示用于本发明以NAND为基础的2T-N0R闪存阵列的扇区或芯片的预预先编程和验证操作的时序波形图19为显示用于本发明以NAND为基础的2T-N0R闪存阵列的页抹除和验证操作的时序波形图20为显示用于本发明以NAND为基础的2T-N0R闪存阵列的区块抹除操作的时序波形图21为显示用于本发明以NAND为基础的2T-N0R闪存阵列的扇区或芯片抹除操作的时序波形图；以及
图22为显示用于本发明以NAND为基础的2T-N0R闪存阵列的页编程和验证操作的时序波形图。
具体实施方式
图IA为本发明第一实施例浮动栅极型NM0S、以NAND为基础的2T-N0R快闪单元的平面布局的上视图。该图仅显示漏极(N-Active)、源极(N-Active)、存取器的选择栅极、和快闪单元中存储器的单元栅极的四个关键连接点，他们分别地标示为D、S、SG和WL。S点具有源极线连接的一半接触，而D点具有位线连接的一半。
图IB为显示用于依据本发明图IA的以NAND为基础的2T-N0R快闪单元的电路的示意图。存取晶体管MS和存储晶体管MC都是2-poly浮动栅极单元。2T-N0R快闪单元的电路具有D、SG、WL和S四终端。D点连接到标示为BL的局部垂直金属位线，S点连接到标示为SL的局部垂直金属源极线。相比于现有的2T-N0R快闪阵列，本发明每一 2T-N0R快闪单元串具有两条专属的金属线BL和SL，所述金属线BL和SL优选在Y方向垂直地与X方向平行字符线正交。本发明没有被广泛用于许多现有2T-N0R闪存器件的共同源极线。
图IC是图IA以NAND为基础的2T-N0R快闪单元的截面图。MS和MC的浮动栅极栅极都由在poly2栅极之下的polyl传导层所制成。SG和WL两栅极是poly2栅极。SG是 2-poly存取晶体管MS的poly2栅极，而WL是另个2-poly存储晶体管MC的poly2栅极。 快闪单元的其它三层包括TPW (三重P井)，DNW (深N井)和PSUB (P基层)。单一 2T-N0R 快闪单元的所有七个连接点D、SGJL、S、TPW、DNW和PSUB对各样不同的操作必须配上电路中适当的偏压条件。polyl点是浮动点，因此没有外部终端来电路连接。Polyl无法由电路存取。
图ID是根据图IA显示用于以NAND为基础的2T-N0R快闪单元的SLC和MLC的存储晶体管MC和存取晶体管MS的Vt分配图。对于存取晶体管MS，临界电压Vt能逐位地编程为密集分布。依据本发明VtO的优选中间值设定在+0.75V，从+0.5V到+IV之间。对于存储晶体管MC，双状态SLC Vt分配显示抹除状态(< VtOH = -IV)和编程状态(> VtlL =4V)。双状态的Vt范围能宽广地分配，而没有过度抹除或过度编程的顾虑。
在读取SLC时，被选的2T-N0R快闪单元的MS的栅极电压Vse设定到Vboost，但是未被选的2T-N0R快闪单元的Vse设定到OV以防止对精确读取的任何漏电。Vboost的优选电压是大约4V，比存取晶体管MS的VtOH(IV)高3V。同时，对于存储晶体管MC而言，存储晶体管MC的栅极电压Vi被设定到Vdd或Vboost。因为电源电压Vdd可以是1. 6V-1. 8V或 2. 7V-3. 6Ν，Νι的优选电压在前者是Vboost，在后者是Vdd。在两种情况中，当2T-N0R快闪单元被运用于高速施加时，能达到低系阻抗和足够高电流。
在MLC情况下，存取晶体管MS的Vt分配与SLC情况相同。对于存储晶体管MC，图 ID中三种状态MLC的Vt分配显示抹除状态(< VtOH = -IV)、第一编程状态(> VtlL = OV ；< VtlH = 0. 5V)和第二编程状态(> Vt2L = 4V)。抹除状态的Vt范围和第二编程状态能宽广地分配不须顾虑过度抹除或过度编程。然而，第一编程状态必须逐位地编程为密集分布。
在读取MLC时，被选的2T-N0R快闪单元的MS的栅极电压Vse设定到Vboost，但是未被选的2T-N0R快闪单元的Vse设定到OV以防止对精确读取的任何漏电。Vboost的优选电压是大约4V，比存取晶体管MS的VtOH (IV)高3V。同时，对于存储晶体管MC而言，存储晶体管MC的栅极电压Vwl也被设定到Vboost。结果，一旦抹除状态和第一编程状态能被控制到目标值，能获得所期望的高单元电流和也能达到高速性能。
图2为依据本发明第二实施例以NAND为基础的2T-N0R快闪单元的电路图和对应 SLC和MLC的临界电压分配图。在这实施例中，存储晶体管MC是2-poly浮动栅极NAND单元，而存取晶体管MS是polyl晶体管，由具有polyl和poly2的双多晶(double poly) NMOS 器件所制成，所述polyl和poly2被短路并捆绑以形成与一行存取晶体管相连的存取线。 对于存取晶体管MS而言，存取晶体管MS的临界电压Vt是polyl NMOS晶体管的临界电压。 依据本发明，VtO的优选中间值被设定在+0. 75V，从+0. 5V到+IV之间。
对于存储晶体管MC，双状态SLC的Vt分配显示抹除状态(< VtOH = -IV)和编程状态(> VtlL = 4V)。双状态的Vt范围能宽广地分配不须顾虑过度抹除或过度编程。 图2中三状态MLC的Vt分配显示抹除状态(< VtOH = -IV)，第一编程状态(> VtlL = OV ；< VtlH = 0. 5V)和第二编程状态(> Vt2L = 4V)。抹除状态和第二编程状态的Vt范围也能宽广地分配，而不须顾虑过度抹除或过度编程。然而，第一编程状态必须是逐位地编程为密集分布。在读取SLC或MLC时，被选的2T-N0R快闪单元的MS的栅极电压Vse设定到Vboost，但是未被选的2T-N0R快闪单元的Vse设定到0V，以防止对精确读取的任何漏电。 Vboost的优选电压是大约4V，比存取晶体管MS的VtOH(IV)高3V。当2T-N0R快闪单元被运用于高速应用时，能达到低系阻抗和足够高电流。
图3A为本发明第三实施例浮动栅极型NM0S、以NAND为基础的2T-N0R快闪单元的平面布局的上视图。图仅显示漏极(N-Active)、源极(N-Active)、存取器的选择栅极、和快闪单元中存储器的单元栅极的四个关键连接点。他们分别地标示为D、S、SG和WL。S点具有对源极线连接的一半耶接触，而D点具有对位线连接的一半。
图;3B显示根据本发明图3A以NAND为基础的2T-N0R快闪单元的电路的线路示意图。存取晶体管MS是由polyl或poly2 NMOS器件所制成，由适合于本发明的制造程序来决定。快闪存储晶体管MC仍然是由2-poly浮动栅极单元所制成。2T-N0R快闪单元的电路具有D、SG, WL和S四终端点。D点连接到标示为BL的局部垂直金属位线，S点连接到标示为 SL的局部垂直金属源极线。类似于本发明第一和第二实施例而与现有2T-N0R快闪阵列相反，第三实施例的每一 2T-N0R快闪单元串具有两条专属的金属线BL和SL，所述金属线BL 和SL优选在Y方向垂直地与X方向平行字符线正交。第三实施例也没有共同的源极线。
图3C显示根据图3A以NAND为基础的2T-N0R快闪单元的截面图。MC的浮动栅极是由在poly2栅极之下的polyl传导层所制成。WL是MC的2-poly存储晶体管的poly2栅极。存取晶体管MS的poly栅极SG由polyl或poly2NM0S晶体管所制成。快闪单元的其它三层包括TPW、DNW和PSUB。单一 2T-N0R快闪单元的所有七个连接点D、SG、WL、S、TPff, DNW和PSUB对各自的运行必须耦合至电路中适当的偏压条件。polyl点是浮动点，因此没有外部终端与电路连接。Polyl无法由电路存取。
图3D显示用于根据第三实施例以NAND为基础的2T-N0R快闪单元的SLC和MLC 的存储晶体管MC和存取晶体管MS的Vt分配图。对于此实施例中的存取晶体管MS，因为存取晶体管MS是由polyl或poly2层所制成，该存取晶体管MS的临界电压Vt是polyl或 poly2晶体管的临界电压。Vt分配与外围器件相同。依据本发明VtO的优选中间值设定在 +0. 75V,从 +0. 5V 到 +IV 之间。
对于存储晶体管MC，双状态SLC的Vt分配显示抹除状态(< VtOH = -IV)和编程状态(> VtlL = 4V)。双状态的Vt范围能宽广地分配，而不须顾虑过度抹除或过度编程。 图3D中三种状态MLC的Vt分配显示抹除状态(< VtOH = -IV)，第一编程状态(> VtlL =OV ；< VtlH = 0. 5V)和第二编程状态(> Vt2L = 4V)。抹除状态的Vt范围和第二编程状态能宽广地分配，不须顾虑过度抹除或过度编程。然而，第一编程状态必须逐位地编程为密集分布。在读取SLC或MLC期间，对于被选的2T-N0R快闪单元，MS的栅极电压Vse设定到Vboost，但对于未被选的2T-N0R快闪单元，设定到0V，以防止对精确读取的任何漏电。 Vboost的优选电压是大约4V，比存取晶体管MS的VtOH(IV)高3V。当2T-N0R快闪单元被运用于高速应用时，能达到低阻抗和足够高电流。
图4A为显示根据本发明以NAND为基础的2T-N0R闪存器件的方块图。闪存器件包括记忆阵列301、写行译码器302、读行译码器303、数据缓冲器和慢速页感应放大器单元 304、绝缘装置单元305、Y通过栅极和Y译码器单元306、以及字节/字符高速感应放大器单元307。记忆阵列更进一步包括多个从SECTOR^)]到SECT0R[M]的记忆扇区。每一记忆扇区更进一步包括多个从BLOCK
到BL0CK[N]的记忆区块。每一记忆区块更进一步包括多个记忆页。如图4B所示，每一记忆页由一行2T-N0R快闪单元加上字符线WL和选择栅极线SG所组成。
写行译码器302的输出被耦合到记忆阵列301的多个字符线或选择栅极线。读行译码器303的输出被耦合到记忆阵列301的选择栅极线。数据缓冲器和慢速页感应放大器单元304包括慢速页感应放大器，该慢速页感应放大器连接到记忆阵列301的多个位线。数据缓冲器和慢速页感应放大器单元304还具有数据缓冲器，用于存储执行编程操作所需的编程数据图样。慢速页感应放大器在慢速、低电流和页感应方法下能被用来做预先编程、抹除和编程操作的精确Vt验证。在字节/字符高速感应放大器307里，当由高速感应放大器执行快速读取时，记忆阵列301的位线连接都被关闭。
本发明的读行译码器303是由一中高电压器所制成，用于在快速随机读取期间上升电压以在大约4. OV左右运行。因为存储晶体管的单元栅极连接到电源电压Vdd或一稳定的非开关型电压源，快速上升读行译码器303专属于存取晶体管的栅极。因为现有NAND 制程不提供高电压PMOS器件，但提供高电压增强型NMOS器件，用于在20V运行，所以写行译码器302由NMOS器件实现。
对于存取晶体管，有两个高电压(HV)增强型NMOS器件，用于写行译码器302和读行译码器303之间的绝缘。两个HV NMOS器件隔离写行译码器302和读行译码器303。在一抹除操作期间，借由关闭那两个HV NMOS器件，而使高电压从快闪单元的三重P井耦合。 借由使用透过隔离HV NMOS器件以连接存取晶体管选择栅极的读行译码器303，在一些嵌入式应用中提供满足高速需求的高驱动能力。
图4B显示本发明用于记忆阵列和高速感应方法的一细节图。除了绝缘装置单元305，Y-通过栅极、Y译码器306和感应放大器307全由低电压(LV)器件制成。优点是由于LV器件中薄厚度氧化层、短通道和高移动性，可获得高驱动的能力。在执行读取时，绝缘装置单元305的栅极电压能连接到Vboost得到最佳性能。
Y-通过栅极和Y译码器单元306包括Y-通过栅极和Y译码器。当执行抹除或编程操作时，绝缘装置单元305用来使记忆阵列301与Y-通过绝缘。当在高速感应方法中高速读取时，该绝缘装置单元305被打开作为字节/字符高速感应放大器单元307的感应路径。同时，Y-通过栅极被Y译码器译码以连接记忆阵列301被选的位线。在编程和抹除操作时，所有被选的位线、字符线和选择栅极线被耦合到期望的电压，这在本发明后续有较详细的描述。
图4C显示用于所有实施例中的字符线ffUO]，WL[1]，…，WL[N]在WL写行译码器 3021中的一区块的电路图。根据本发明的NAND为基础的2T-N0R快闪单元不同的操作，电路被用来发出优选的电压电平到存储晶体管MC。例如，在预先编程操作期间，所有字符线 WL
, WL [U…禾口 WL[N]必须被施加20V。因此，XTWW]、XTW[1]…和XTW[N]需要被提供 20V，并且XDW
需要被施加22V。在页抹除操作，字符线ffUO]、WL[1]…和WL[N]的其中之一必须被施加0V，而其它是浮动的。因此，XTWW]、XTW[1]···和XTW[N]的其中之一被提供0V，而其它被设置于Vdd。XDff
仅仅被提供IV以开启MWW]，MW[1]，…和丽[N]的其中之一。
在区块抹除操作期间，所有字符线ffUO]、WL[1]…和WL[N]必须被施加0V，其它未被选择的区块的字符线是浮动的。因此，所有XTW[o]、XTff[l]…和XTW[N]将被施加0V。 仅仅施加IV于XDW
以开启所有丽W]、丽[1]…和丽[N]。在页编程操作期间，字符线 m^0]WL[l]…和WL[N]之一需要施加15V-20V，而其它需要5V。因此，XT_、XTW[1]…和 XTff [N]的其中之一被提供15V-20V，而其它被设置于5V。XDff
被施加22V以开启丽
、 丽[1 ]…和丽[N]的其中之一。在读取操作期间，所有字符线m^O] JL [ 1 ]…和札[N]必须被施加 Vdd 或 Vboost。因此，所有 XTW
、XTW[1]…和 XTW[N]被提供 Vdd 或 Vboost。XDff
被提供Vdd+Vt或Vboost+Vt以开启所有MWW]、MW[1]…和MW[N]。
图5A显示第一实施例中用于选择栅极线SGW]、SG[1] "SG[N]在SG写行译码器 3022中一区块和读行译码器303中一区块的电路。因为所有存取晶体管MS在产品装运之前需要编程在一精确的Vt范围，即0. 5V-1V，所以在逐页编程所有存取晶体管MS之前，必须有一集体抹除操作。SG写行译码器302根据不同的操作发出优选的电压电平。用来编程存取晶体管MS并且仅仅在第一实施例中需要的SG写行译码器3022与图4C所示在所有实施例中用于编程存储晶体管MC的WL写行译码器3021不同。
在第一实施例中用于存取晶体管MS的预先编程操作期间，施加20V在所有选择栅极线 SG
、SG[1]…和 SG [N]。因此，STff
、STW[1]…和 STff [N]需要被提供 20V,而 SDff
需要被提供22V。EN_RD线被设置到OV以关闭MRW]，MR[1]，…，和MR[N]。在芯片抹除操作期间，施加OV在所有选择栅极线SGW]、SG[1]···和SG[N]。因此，STW W]、STW[1]…和 STff [N]被提供0V，而SDW
仅仅被提供IV以开启所有丽W]、丽[1]…和丽[N]。此夕卜， EN_RD线被设置至IJ OV以关闭M_、MR[1]…禾口 MR[N]。
在第一实施例中用于存取晶体管MS的页编程操作期间，15V-20V被施加于选择栅极线SGW]、SG[1]…和SG[N]的其中之一，而施加5V于其它选择栅极线。因此，STW W]、STff[l]…和STff [N]的其中之一被提供15V-20V，而其它被设置到5V。施加22V于SDW W]以开启丽W]、丽[1]…和丽[N]的其中之一。在读取操作期间，从读行译码器303施加Vboost 于选择栅极线SG
、SG[1]…和SG[N]的其中之一。因此，EN_RD被设置到Vboost+Vt而 SDff
被设置到 OV 以关闭所有 MWW]、MW[1]…和 MW[N]。STR
、STR[1]…和 STR[N]的其中之一以Vboost电压电平被译码。
如上图5A所述的施加于选择栅极线SG
、SG[1]…和SG[N]的操作和各自电压， 是为了编程所有存取晶体管MS以在产品装运之前到一精确的Vt范围，即0. 5V-1V。一旦存取晶体管被编程到期望的Vt范围而且产品在使用中，读行译码器303的操作和施加于选择栅极线的电压与如图5B、图5C所示的本发明第二、第三实施例和以下所描述的相同。
图5B显示第二实施例中用于选择栅极线SGW]、SG[1]…和SG[N]在读行译码器 303中一区块的电路。所有存取晶体管由具有短路polyl和poly2的双多晶NMOS器件所制成。因为所有存取晶体管MS有它们自己的Vt分配，因此没有需要第一实施例中用于选择栅极线如图5A的SG写行译码器3022。存取晶体管的优选Vt分配类似于第一实施例中的 0.5V-1V。在快闪单元的预先编程操作期间，施加OV于所有选择栅极线SGW]，SG[1]，…， 和SG[N] 0因此，STRW]，STR[1]，…，和STR[N]被提供0V，而EN_RD仅仅被提供IV以开启所有 MR
，MR[1]，…，禾口 MR[N]。
在快闪单元抹除操作期间，所有选择栅极线SGW]，SG[1]，…，和SG[N]是浮动的并且从快闪单元的TPW耦合到20V。因此，EN_RD被设置到OV以关闭所有MRW]，MR[1]，…， 和MR[N]。在快闪单元页编程操作期间，施加5V于所有选择栅极线SGW]，SG[1]，…，和 SG[N] 0因此，所有STR
，STR[1]，…，和STR[N]被提供5V。EN_RD被提供5V+Vt以开启所有MRW]，MR[1]，…，和MR[N]。在读取操作期间，选择栅极线SG
，SG[1]，…，而SG[N] 的其中之一从读行译码器303被施加Vboost。因此，EN_RD被设置到Vboost+Vt以开启所有 M_，MR[1]，…，和 MR[N]。STR
，STR[1]，…，和 STR[N]的其中之一被 Vboost 电压电平译码。
图5C显示第三实施例中用于选择栅极线SGW]，SG[1]，…，和SG[N]在读行译码器303中一区块的电路。所有存取晶体管由polyl NMOS或poly2 NMOS所制成。因为所有存取晶体管MS有他们自己Vt分配，就没有需要第一实施例中的写行译码器302。存取晶体管的优选Vt分配类似于在第一实施例中的0. 5V-1V。在快闪单元预先编程操作期间，所有选择栅极线SGW]，SG[1]，…，而SG[N]被施加0V。因此，STR
，STR[1]，…，和STR[N] 被提供OV,同时EN_RD仅被提供IV以开启所有MR
，MR[1]，…，和MR[N]。
在快闪单元抹除操作期间，所有选择栅极线SGW]，SG[1]，…，和SG[N]是浮动的并且耦合到20V。因此，EN_RD被设置到OV以关闭所有MR
，MR[1]，…，和MR[N]。在快闪单元页编程操作期间，所有选择栅极线SGW]，SG[1]，…，和SG[N]被施加5V。因此， 所有STR
，STR[1]，…，和STR[N]被提供5V。EN_RD被提供5V+Vt以开启所有MR
， MR[1]，…，和MR[N]。在读取操作期间，选择栅极线SGW]，SG[1]，…，SG[N]的其中之一从读行译码器303被施加Vboost。因此，EN_RD被设置到Vboost+Vt以开启所有MR
， MR[1],…，和MR[N]。STR
，STR[1]，…，和STR[N]的其中之一被Vboost电压电平译码。
图6-图8显示根据本发明第一、第二和第三实施例以NAND为基础的2T-N0R闪存阵列3011，3012，3013的一扇区的优选电路。如所见，每一扇区包括多个具有从ffUO]到WL [N] N+1字符线和从SG
到SG [N] N+1选择栅极线的2T-N0R快闪单元，和多个从BL
到 BL[K-1]的K位线，和多个从SL
到SL[K-1]的K源极线。每两位线被BLG
和BLG[1] 解碼以形成一共同的全域位线。同理，每两源极线被SLG
和SLG[1]解碼以形成一共同的全域源极线。从GBL
到GBL[K/2-l]有Κ/2全域位线，从GSL
到GSL[K/2_1]有Κ/2 全域源极线。必须注意，在如图7所示的第二实施例的电路中，polyl和poly2是短路和绑带一起以形成一存取线来连接一行存取晶体管。在如图8所示的第三实施例的电路中，存取晶体管MS是polyl或poly2NM0S器件。
图9显示在本发明被选的扇区中用于存储晶体管MC在一预先编程操作中，以NAND 为基础的2T-N0R闪存阵列的偏电压。显示在图9中的表格的操作包括页预先编程、页预先编程验证、块预先编程、块预先编程验证、扇区与芯片预先编程和扇区与芯片预先编程验证。用于被选的札、未被选的札、被选的SG、未被选的SG、BL、SL、被选的BLG、未被选的BLG、 被选的SLG和未被选的SLG各自的偏压条件都显示在该表格中。
在页预先编程操作期间，仅有被选的WL被施加20V，所有未被选的WL、所有SG、所有BL和所有SL都被施加0V。对于所有BLG和SLG，它们都被设置到Vdd。在页预先编程验证操作期间，仅被选的札对SLC施加VtlL而仅被选的WL对MLC施加Vt2L，所有未被选的 WL和未被选的SG则施加0V。对于所有BLG，SLG和被选的SG，它们都被设置到Vdd。所有 BL被预先充电到Vdd-Vt而所有SL被施加0V。一旦所有被选的存储晶体管MC对SLC被编程到Vt > VtlL或对MLC被编程到Vt > Vt2L，预先充电的Vdd-Vt将可加以保持。否则，每一 BL被放电到0V，其可代表需要重复另一预先编程操作。
在区块预先编程操作期间，仅被选的WL被施加20V，所有未被选的WL、所有SG、所有BL和所有SL都被施加0V。对于所有BLG和SLG，它们都被设置到Vdd。在区块预先编程验证操作期间，仅被选的札对SLC被施加VtlL或对MLC被施加Vt2L而所有未被选的WL 和未被选的SG被施加0V。至于所有BLG，SLG和被选的SG，它们都被设置到Vdd。所有BL 被预先充电到Vdd-Vt而所有SL被施加0V。一旦所有被选的存储晶体管MC对SLC被编程到Vt > VtlL或对MLC被编程到Vt > Vt2L，预先充电的Vdd-Vt将可加以保持。否则，任一 BL被放电到0V，其可代表需要重复另一预先编程操作。
在扇区与芯片预先编程操作，所有WL被施加20V，而所有SG被施加0V。对于所有 BLG和SLG，它们都被设置于Vdd。在扇区与芯片预先编程验证操作，所有WL对SLC被施加 VtlL,或对MLC被施加Vt2L。对于所有BLG，SLG和SG，它们都被设置到Vdd。所有BL被预先充电到Vdd-Vt而所有SL被施加0V。一旦所有被选的存储晶体管MC对SLC被编程到Vt > VtlL或对MLC被编程到Vt > Vt2L，预先充电的Vdd-Vt将可加以保持。否则，任一 BL被放电到0V，由于预先编程操作的失败可代表需要重复另一预先编程操作。因为显示在该表格中的这偏压条件被运用于闪存阵列中一被选的扇区，其它未被选扇区的SG、WL, BL、SL、 BLG、SLG和TPW偏压都被施加0V。
图10显示在本发明被选的扇区中用于存储晶体管MC的抹除操作以NAND为基础的2T-N0R闪存阵列的偏压。显示在图10的表格中的操作包括页抹除、页抹除验证、区块抹除和区块与芯片抹除。用于被选的WL、未被选的WL、被选的SG、未被选的SG、BL、SL、被选的 BLG、未被选的BLG、被选的SLG和未被选的SLG的各自偏压条件都显示在该表格中。
在页抹除操作期间，仅被选的WL被施加0V，而所有未被选的WL和所有SG由于最初浮动状态从TPW被耦合到20V。因为TPW是一 P+掺杂的接面，而所有SL和所有BL是N+ 掺杂的接面，在抹除时，这20V是从TPW前导到所有BL和SL。所有BLG和SLG都被设置到 Vdd用于减少在如图6-图8所示分别连接局部位线到全域位线和连接局部源极线到全域源极线的MBO-MBl和MSO-MSl上的电压张力。
在页抹除验证操作期间，所有WL，未被选的SG，未被选的BLG和未被选的SLG被施加OV而被选的SG，被选的BLG和被选的SLG被施加Vdd。所有SL被施加IV，所有BL预先放电到0V。一旦所有被选的存储晶体管MC被充分抹除到Vt < VtOH = -IV，所有BL被充电到IV。否则，如一 BL留在0V，其可代表由于页抹除验证失败而需要重复另一抹除操作。
在区块抹除操作期间，仅被选的WL被施加0V，而所有未被选的WL，和所有SG由于最初浮动的状态从TPW被耦合到20V。因为TPW是一个P+掺杂的接面，而且所有BL和所有 SL是N+掺杂的接面，在抹除时，这20V是从TPW前导到所有BL和SL。所有BLG和SLG，都被设置到Vdd用于减少在分别连接局部位线到全域位线和连接局部源极线到全域源极线的MBO-MBl和MSO-MSl上的电压张力。
在扇区与芯片抹除操作期间，所有WL被施加0V，而所有SG由于最初浮动的状态从TPW被耦合到20V。因为TPW和N+接面结构，在抹除时，这20V是从TPW前导到所有BL 和SL。对于BLG和SLG，它们都被设置到Vdd用于减少在MBO-MBl和MSO-MSl上的电压张力。由于在记忆阵列中NOR结构的基本原则，无法执行区块、扇区与芯片集体的抹除验证。 可代替地，在区块与扇区与芯片抹除操作之后，页抹除验证操作将被逐页地执行。因为显示在该表格中的这偏压条件被运用于闪存阵列中的一被选的扇区，其它未被选的扇区的SG、 WL、BL、SL、BLG、SLG 和 TPW 偏压都被施加 0V。
图11显示在本发明被选的扇区中用于存储晶体管MC在一编程操作以NAND为基础的2T-N0R闪存阵列的偏电压。显示在图11的表格中的操作包括页编程和页编程验证。 用于被选的札、未被选的札、被选的SG、未被选的SG、BL、SL、被选的BLG、未被选的BLG、被选的SLG和未被选的SLG的各自的偏压条件都显示在该表格中。
在页编程操作期间，仅被选的WL被施加15V-20V，而所有未被选的WL和所有SG被施加5V。编程数据的相对应BL和SL被施加0V。相反，编程遮闭数据的相应BL和SL被施加大约8V。对于被选的BLG和SLG，它们被设置到IOV用于把编程遮闭电压或OV通过到相对应的BL和SL。对于未被选的BLG和SLG，它们被设置到0V。
在页编程验证操作期间，仅被选的札对SLC被施加VtlL，或对MLC被施加VtlL或 Vt2L,所有未被选的WL、SG、BLG和SLG被施加OV。被选的SG、BLG和SLG被施加Vdd。所有BL被预先充电到Vdd-Vt，所有SL被施加0V。一旦所有被选的存储晶体管MC对SLC被编程到Vt > VtlL或对MLC被编程到VtlL或Vt > Vt2L，预先充电的Vdd-Vt将可加以保持。否则，如果任一 BL被放电到0V，由于页编程验证操作的失败可代表需要重复另一页编程操作。因为显示在该表格中的这偏压条件被运用于闪存阵列中的一被选的扇区，所有其它未被选的扇区的SG，WL, BL, SL, BLG, SLG和TPW偏压都被施加0V。
图12显示在本发明被选的扇区中用于存储晶体管MC在一读取操作以NAND为基础的2T-N0R闪存阵列的偏电压。被选的WL、未被选的WL、被选的SG、未被选的SG、BL、SL、 被选的BLG、未被选的BLG、被选的SLG和未被选的SLG的各自的偏压条件都显示在该表格中。
在读取操作期间，所有WL被施加Vdd或Vboost。换句话说，WL没有在两者交换。 在目前应用中，低Vdd电压可以是1. 6V-1. 8V或2. 7V-3. 6V。至于被选的SG，电压总需要被拉到Vboost，即4V，用于增益具有低电阻的驱动能力。被选的BLG和SLG被解碼到Vdd而且施加OV于未被选的SG，BLG和SLG。因为显示在该表格中的偏压条件被运用于闪存阵列中的一被选的扇区，所有其它未被选的扇区的SGJL、BL、SL、BLG、SLG和TPW偏压都被施加 OV。
图13显示本发明以NAND为基础的2T-N0R闪存的抹除操作的流程。抹除操作包括四种不同型式的抹除。根据不同应用的抹除大小的需要，在本发明中有页抹除802、区块抹除804、扇区抹除806和芯片抹除808的操作。
图14显示本发明以NAND为基础的2T-N0R闪存阵列的页抹除操作802的流程。从步骤820到步骤830，在抹除操作之前，先执行页预先编程操作。在步骤820，预先编程操作计数N被设置到0。下一步骤822判断被选页的存储晶体管的所有Vt对SLC是否大于VtlL 或是对MLC是否大于Vt2L。如果所有Vt对SLC大于VtlL或是对MLC大于Vt2L，操作流程直接到步骤832用于开始页抹除操作。否则，下一步骤拟4判断预先编程操作计数N是否超过所允许限度的最大数字。如果是，器件在步骤830中被认为是坏的。否则，预先编程操作计数N在步骤拟6递增加1。接着步骤8 继续以执行页预先编程操作。
在预先编程操作执行完成之后，页抹除操作计数在步骤832中被设定到0。下一步骤834设定被选的WL到0V，设定所有未被选的WL和所有SG为浮动型。一旦TPW被施加 20V,所有未被选的WL和所有SG被耦合到20V，而所有BL和所有SL也前导到20V。如果在步骤834抹除操作在一预定抹除时间内被完成，在步骤836中的页抹除验证操作继续以判断所有被选页的存储晶体管的Vt是否小于-IV。如果他们全部小于-IV，一成功的页抹除操作在步骤842中已被完成。否则，页抹除操作计数N在步骤838中递增加1。下一步骤 840判断页抹除操作计数N是否超过所允许的最大限度数字。如果是，器件在步骤830中被认为坏的。否则，页抹除操作在步骤834中继续。
根据本发明，用于以NAND为基础的2T-N0R闪存阵列的区块，扇区或芯片抹除在各自的抹除操作中具有类似的步骤。图15显示在区块、扇区或芯片中执行抹除操作步骤的流程。从步骤850到860，在抹除操作之前先执行区块、扇区或芯片预先编程操作。在步骤850 中，预先编程操作计数N被设定到0。下一步骤852判断所有被选的区块、扇区或芯片的存储晶体管的Vt对SLC是否大于VtlL或是对MLC是否大于Vt2L。如果所有Vt对SLC大于 VtlL或是对MLC大于Vt2L，操作流程直接到步骤862用于起动区块、扇区或芯片抹除操作。 否则，下一步骤邪4判断区块、扇区或芯片预先编程操作计数N是否超过所允许的最大限度数字。如果是，器件在步骤860中被认为坏的。否则，区块、扇区或芯片预先编程操作计算 N在步骤856中递增加1。接着步骤858继续以执行区块、扇区或芯片集体预先编程操作。
在执行区块、扇区或芯片预先编程操作完成之后，区块、扇区或芯片抹除操作计数在步骤862中被设定到0。下一步骤864设定被选的WL到0V，设定所有未被选的WL和所有SG为浮动型。一旦TPW被施加20V，所有未被选的WL和所有SG被耦合到20V，而所有BL 和所有SL也前导20V。在步骤864中，如果区块、扇区或芯片集体地在一预定抹除时间内完成抹除操作，在步骤866中的页抹除验证操作继续判断所有被选页的存储晶体管的Vt是否小于-IV。如果他们全部小于-IV，接着步骤872判断是否最后一页。如果是最后一页，一成功的区块、扇区或芯片抹除操作在步骤876中已被完成。否则，在步骤874中为步骤866 中的页抹除验证选择下一页。如果任一 Vt在步骤866中被判断不小于-IV，区块、扇区或芯片的抹除操作计数N在步骤868中递增加1。下一步骤870判断区块、扇区或芯片的抹除操作计数N是否超过所允许的最大限度数字。如果是，器件在步骤860中被认为坏的。否则， 页抹除操作在步骤864中继续执行。
图16显示用于本发明的以NAND为基础的2T-N0R闪存阵列的页编程操作880的流程图。在步骤882中，页编程操作计数N被设定到0。接着骤884通过将15V-20V施加于被选的WL执行页编程操作。对于其它未被选的WL和所有SG，它们全都被施加5V以减少SL 和BL遮蔽电压8V的干扰。在一预定编程时间内完成在步骤884中的页编程操作之后，页编程验证操作在步骤886中判断被选的页存储晶体管的编程Vt对SLC是否大于VtlL或是对MLC是否大于VtlL或Vt2L。如果是，一成功的页编程已在步骤894中已被完成。否则， 页编程操作计数N在下一步骤888中递增加1并且步骤890判断页编程操作计数N是否超过所允许的最大限度数字。如果是，器件在步骤892已被认为坏的。否则，继续执行在步骤 884中的页编程操作。
图17显示本发明以NAND为基础的2T-N0R闪存阵列的页或区块预先编程操作的时序波形。在页或区块预先编程时期期间，被选的WL仅仅被施加20V，所有未被选的WL、所有SG、所有BL和所有SL被施加0V。对于所有BLG和SLG，都被设置到Vdd。在页或区块预先编程操作之后，被选的WL被放电到Vdd而被选的SG在前充电时期被施加Vdd。所有BL 被充电到Vdd-Vt用于在页或区块预先编程验证时期中的页感应。
在页或区块预先编程验证时期期间，被选的札对SLC被施加VtlL，对MLC被施加 Vt2L,所有未被选的WL和未被选的SG被施加0V。对于所有BLG，SLG和被选的SG，都被设置到Vdd。在所有被选的存储晶体管MC对SLC被充分编程到Vt > VtlL或是对MLC被充分编程到Vt > Vt2L之后，前充电的Vdd-Vt将被保持。否则，如任一 BL被放电到0V，其可表示需要重复另一页或区块预先编程操作。必须注意的是，图17的时序波形仅用于被选的扇区。对于其它未被选的扇区，所有SG、WL, BL、SL、BLG、SLG和TPW被施加OV偏电压。
图18显示本发明以NAND为基础的2T-N0R闪存阵列的扇区或芯片预先编程操作的时序波形。在扇区或芯片预先编程时期期间，所有WL被施加20V，而所有SG，所有BL和所有SL被施加0V。对于所有BLG和SLG，它们都被设置到Vdd。在扇区或芯片预先编程操作之后，所有札被放电到Vdd而所有SG在前充电时期被施加Vdd。所有BL被充电到Vdd-Vt 用于在扇区或芯片预先编程验证时期中的页感应。
在扇区或芯片预先编程验证时期期间，所有札对SLC被施加VtlL，对MLC被施加 Vt2L。对于所有BLG，SLG和SG，它们被设置到Vdd。在所有被选的存储晶体管MC对SLC被充分编程到Vt > VtlL或是对MLC被充分编程到Vt > Vt2L之后，前充电的Vdd将被保持。 否则，如任一 BL放电到0V，其可表示需要重复另一扇区或芯片预先编程操作。这时序波形仅用于被选的扇区。对于其它未被选的扇区，所有SG、ffL、BL、SL、BLG、SLG* TPW的偏电压被施加OV。
图19显示本发明以NAND为基础的2T-N0R闪存阵列的页抹除操作的时序波形。 在页抹除时期期间，仅被选的WL被施加0V，所有未被选的WL、所有SG、所有BL和所有SL 都被设定为浮动。一旦TPW被施加20V，所有未被选的WL和所有SG被耦合到20V，而所有BL和所有SL也前导20V。对于所有BLG和SLG，它们被设置到Vdd用于减少在MBO-MBl和 MSO-MSl上的电压张力。在页抹除操作之后，被选的WL被充电到Vdd而被选的SG在预先放电时期被施加Vdd。
由于本发明阵列的特殊结构，仅一半的全域位线能被检测验证。所有BL的一半被放电到OV用于第一半页验证时期中的页感应，在该时期中，所有WL、未被选的BLG和未被选的SLG被施加0V。对于被选的BLG、被选的SLG和被选的SG，它们都被施加Vdd。所有SL 被施加IV。在所有被选的存储晶体管MC被充分抹除到Vt < VtOH = -IV之后，所有BL的第一半被充电到IV。否则，如果任一 BL停留在0V，其可代表由于页抹除验证失败而需要重复另一抹除操作。同理，如果第一半页的存储晶体管通过抹除验证，同页第二半的存储晶体管MC继续抹除验证。时序波形仅用于被选的扇区。对于其它未被选的扇区，所有SG、ffL、 BL、SL、BLG、SLG和TPW的偏电压被施加0V。
图20显示用于本发明以NAND为基础的2T-N0R闪存阵列的区块抹除操作的时序波形。在区块抹除时期期间，仅被选的WL被施加0V，所有未被选的WL、所有SG、所有BL和所有SL被设置为浮动。一旦TPW被施加20V，所有未被选的WL和所有SG被耦合到20V，而所有BL和所有SL也前导20V。对于所有BLG和SLG，它们被设置到Vdd用于减少在MBO-MBl 和MSO-MSl上的电压张力。在区块抹除之后，通过逐页验证区块中的页来完成区块抹除验证和显示在图19中的页抹除验证操作。时序波形仅用于被选的扇区。对于其它未被选的扇区，所有SG、WL、BL、SL、BLG、SLG和TPW的偏电压被施加0V。
图21显示用于本发明以NAND为基础的2T-N0R闪存阵列的扇区或芯片抹除操作的时序波形。在扇区或芯片抹除时期期间，所有WL被施加0V，而所有SG、所有BL和所有SL 被设置为浮动型。一旦TPW被施加20V，所有SG被耦合到20V，而所有BL和所有SL也前导 20V。对于所有BLG和SLG，它们被设置到Vdd用于减少在MBO-MBl和MSO-MSl上的电压张力。在扇区或芯片抹除时期之后，通过逐页验证扇区或芯片中的页来完成扇区或芯片抹除验证和显示在图19中的页抹除验证操作。时序波形仅用于被选的扇区。对于其它未被选的扇区，所有SG、WL、BL、SL、BLG、SLG和TPW的偏电压被施加0V。
图22显示用于本发明以NAND为基础的2T-N0R闪存阵列的页编程操作的时序波形。在页编程时期期间，仅仅被选的WL被施加15V-20V而所有未被选的WL和所有SG被施加5V以减少从SL和BL来的8V遮蔽电压的干扰。相对应的BL和SL被施加OV以编程存储晶体管MC。相反，相对应的BL和SL被施加大约8V以阻止编程存储晶体管。被选的BLG 和SLG与IOV被施加10V，而未被选的BLG和SLG被施加0V。如果在一预定编程时间内完成页编程操作，页编程验证操作就被执行。
再一次，由于本发明的特殊阵列结构，仅一半的全域位线能被检测验证。在所有WL 和未被选的BLG和未被选的SLG被施加OV期间，所有BL的一半被充电到Vdd-Vt用于在第一半页验证时期中的页感应。对于被选的BLG、被选的SLG和被选的SG，它们都被施加Vdd。 在所有被选页中的被选的存储晶体管的编程Vt大于VtlL(SLC/MLC)或Vt2L(MLC)之后，所有BL的第一半被保持在VDD-Vt。否则，如任一 BL停留在0V，其可代表能由于页编程验证操作失败而需要重复另一页编程操作。注意，当执行下一页编程操作时，对于已被验证的单元BL和SL被转换成一遮蔽电压。根据这个方法，可实现密集的Vt分布。同法，如第一半页的存储晶体管通过编程验证，同页第二半的存储晶体管MC继续编程验证。时序波形仅用于被选的扇区。对于其它未被选的扇区，所有SGJL、BL、SL、BLG、SLG和TPW的偏电压被施加0V。
尽管参考较佳实施例已描述了本发明，将了解到本发明并不局限于该详细的描述。各种变化及修饰已在以上的说明作过建议，所有其它都会发生在本领域技术人员上。因此，在依本发明精神所作的等效修饰或变化，皆应涵盖于以下的权利要求范围内。
本申请案主张2009年07月10日提交的美国临时专利申请第61/270，583号的优先权，通过引用将其全部结合到本申请案中。
本申请案涉及2009年05月07日提交的美国专利申请第12/387，771号与2009 年06月09日提交的第12/455，936号的权益，转让与本发明相同的申请人，并通过引用将其全部结合到本申请案中。
权利要求
1.一种以NAND为基础的双晶体管-NOR(2T-N0R)闪存阵列，其特征在于，包括多个以NAND为基础的2T-N0R快闪单元，以一二维阵列安排，其中具有多行和多列，每一所述以NAND为基础的2T-N0R快闪单元包含具有一单元栅极、一源极和一漏极的一存储晶体管、以及具有一选择栅极、一源极和一漏极的一存取晶体管，所述存取晶体管的所述源极串连所述存储晶体管的所述漏极；多个字符线，每一所述字符线连接一行所述2T-N0R快闪单元的所述单元栅极，所述字符线指向X方向；多个选择栅极线，每一所述选择栅极线连接一行所述2T-N0R快闪单元的所述选择栅极；多个源极线，每一所述源极线仅连接一列所述2T-N0R快闪单元的所述存储晶体管的所述源极，所述源极线指向Y方向与所述字符线垂直；以及多个位线，每一所述位线仅连接一列所述2T-N0R快闪单元的所述存取晶体管的所述漏极，所述位线与所述源极线平行；其中所述以NAND为基础的2T-N0R闪存阵列划分成多个记忆扇区，每一记忆扇区具有多个记忆区块，每一记忆区块具有多个记忆页，每一记忆页具有一行含有一字符线与一选择栅极线以NAND为基础的所述2T-N0R快闪单元。
2.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一页预前编程操作期间，所述被选的记忆页被施加20V，而所述闪存阵列中的所有其它字符线、所有源极线、所有位线和所有选择栅极线被施加OV。
3.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一页预前编程操作期间，所述被选的记忆页的字符线被施加所述2T-N0R快闪单元的临界电压Vt，所述被选的记忆页的选择栅极线被施加电源电压Vdd，所述被选的记忆扇区中的所有位线被预先充电到Vdd-Vt，而所述闪存阵列中的所有其它字符线、所有其它选择栅极线、所有其它位线和所有源极线被施加 OV。
4.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区中的一被选的记忆区块一区块预前编程操作期间，所述被选的记忆区块的字符线被施加20V，而所述闪存阵列中的所有其它字符线、所有源极线、所有位线和所有选择栅极线被施加OV。
5.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区中的一被选的记忆区块一区块预前编程验证操作期间，所述被选的记忆区块的字符线被施加所述2T-N0R快闪单元的临界电压Vt，所述被选的记忆区块的选择栅极线被施加电源电压Vdd，所述被选的记忆扇区中的所有位线被预先充电到Vdd-Vt，而所述闪存阵列中的所有其它字符线、所有其它选择栅极线、所有其它位线和所有源极线被施加0V。
6.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区中的一扇区预先编程操作期间，所述被选的记忆扇区的所有字符线被施加20V，而所述闪存阵列中的所有其它字符线、所有源极线、所有位线和所有选择栅极线被施加0V。
7.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一扇区预先编程验证操作期间，被选的记忆扇区的所有字符线被施加所述2T-N0R 快闪单元的临界电压Vt，所述被选的记忆扇区的所有选择栅极线被施加电源电压Vdd，所述被选的记忆扇区的所有位线被预先充电到Vdd-Vt，而所述闪存阵列中的所有其它字符线、所有其它选择栅极线、所有其它位线和所有源极线被施加0V。
8.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在所述闪存阵列的一芯片预先编程操作期间，所述闪存阵列中的所有字符线被施加20V，而所述闪存阵列中的所有源极线、所有位线和所有选择栅极线被施加0V。
9.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在所述闪存阵列的一芯片预先编程验证操作期间，所述闪存阵列的所有字符线被施加所述2T-N0R快闪单元的临界电压Vt，所述闪存阵列中的所有选择栅极线被施加电源电压Vdd，所述闪存阵列中的所有位线被预先充电到Vdd-Vt，而所述闪存阵列中的所有源极线被施加0V。
10.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区中的一被选的记忆区块的一被选的记忆页的一页抹除操作期间，所述被选的记忆页的字符线被施加0V，所述被选的记忆扇区的所有其它字符线和所有选择栅极线被耦合至 20V，所述被选的记忆扇区的所有位线和所有源极线被一施加在所述被选的记忆扇区中所述2T-N0R快闪单元的三重P井20V前导，而所述闪存阵列中的所有其它记忆扇区的所有字符线、所有源极线、所有位线和所有选择栅极线被施加0V。
11.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块的一被选的记忆页的一页抹除验证操作期间，所述被选的记忆页的选择栅极线被施加电源电压Vdd，所述被选的记忆扇区中的所有源极线被施加IV， 所述被选的记忆扇区中的所有位线被预先放电到0V，而所述闪存阵列中的所有字符线、所有其它选择栅极线、所有其它位线和所有其它源极线被施加0V。
12.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块的一区块抹除操作期间，所述被选的记忆区块的字符线被施加0V，所述被选的记忆扇区中的所有其它字符线和所有选择栅极线被耦合到20V，所述被选的记忆扇区的所有位线和所有源极线被一施加在所述被选的记忆扇区中所述2T-N0R快闪单元的三重P井20V前导，而所述闪存阵列中的所有其它记忆扇区的所有字符线、所有源极线、所有位线和所有选择栅极线被施加0V。
13.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的扇区抹除操作期间，所述被选的记忆扇区的所有字符线被施加0V，所述被选的记忆扇区中的所有选择栅极线耦合到20V，所述被选的记忆扇区的所有位线和所有源极线被施加在所述被选的记忆扇区中所述2T-N0R快闪单元的三重P井20V前导，而所述闪存阵列中的所有字符线、所有源极线、所有位线和所有选择栅极线被施加0V。
14.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在所述闪存阵列的一芯片抹除操作期间，所述闪存阵列中的所有字符线被施加0V，所述闪存阵列中的所有选择栅极线耦合到20V，所述闪存阵列中的所有位线和所有源极线被施加在所述闪存阵列中的所述2T-N0R快闪单元的三重P井20V前导。
15.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块的一被选的记忆页的一页编程操作期间，所述被选的记忆页的字符线被施加15V和20V之间的电压，所述被选的记忆扇区中的所有其它字符线和所有选择栅极线被施加5V，所述被选的记忆扇区的编程数据的位线和源极线被施加0V，所述被选的记忆扇区的编程阻止数据的位线和源极线被施加约8V，而所述闪存阵列中的所有其它字符线、所有其它源极线、所有其它位线和所有其它选择栅极线被施加0V。
16.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块的一被选的记忆页的一页编程验证操作期间，所述被选的记忆页的字符线被施加所述2T-N0R快闪单元的临界电压Vt，所述被选的记忆页的选择栅极线被施加电源电压Vdd，所述被选的记忆扇区中的所有位线被预先充电到Vdd-Vt，而所述闪存阵列的所有其它字符线、所有其它选择栅极线、所有其它位线和所有源极线被施加0V。
17.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块的一被选的记忆页的一读取操作期间，所述被选的记忆扇区中的所有字符线被施加电源电压Vdd或上冲电压Vboost，所述被选的记忆页的选择栅极线被施加Vboost，所述被选的记忆扇区的所有位线被施加IV，而所述闪存阵列的所有其它字符线、所有其它选择栅极线、所有其它位线线和所有源极线被施加0V。
18.申请专利范围第1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在每一所述2T-N0R快闪单元的抹除和编程操作是基于一福勒-诺德海姆O^owler-Nordheim)信道隧道程序，其在所述存储晶体管的漏极和源极之间并无电压差。
19.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，每一所述 2T-N0R快闪单元的所述存储晶体管和存取晶体管是以NAND为基础的双多晶晶体管，每一所述以NAND为基础的双多晶晶体管具有一浮动栅极，所述单元栅极和所述选择栅极都是 poly2栅极，并且该两个浮动栅极都是在该两个poly2栅极之下由polyl层制成。
20.如权利要求19所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，每一所述 2T-N0R快闪单元是一单阶单元，所述存取晶体管具有大致在0. 5V和IV之间以0. 75V为中心的临界电压，所述存储晶体管具有少于-IV的第一临界电压，代表一抹除状态，以及大于 4V的第二临界电压，代表一编程状态。
21.如权利要求19所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，每一所述 2T-N0R快闪单元是一多阶单元，所述存取晶体管具有大致在0. 5V和IV之间以0. 75V为中心的临界电压，所述存储晶体管具有少于-IV的第一临界电压，代表一抹除状态，介于OV和 0. 5V之间的第二临界电压，代表第一编程状态，以及大于4V的第三临界电压，代表第二编程状态。
22.如权利要求19所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，所述存取晶体管的所述浮动栅极和所述选择栅极一起被短路。
23.如权利要求22所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，每一所述 2T-N0R快闪单元是一单阶单元，所述存取晶体管具有是所述polyl层的临界电压的临界电压，而所述存储晶体管具有小于-IV的第一临界电压，代表一抹除状态，以及大于4V的第二临界电压，代表一编程状态。
24.如权利要求22所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，所述2T-N0R 快闪单元是一多阶单元，所述存取晶体管具有是所述polyl层的临界电压的临界电压，所述存储晶体管具有小于-IV的第一临界电压，代表一抹除状态，在OV和0. 5V之间的第二临界电压，代表第一编程状态，以及大于4V的第三临界电压，代表第二编程状态。
25.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，每一所述 2T-N0R快闪单元的所述存储晶体管是一以NAND为基础双多晶晶体管，具有是poly2栅极的所述单元栅极和由在所述poly2栅极之下的polyl层制成的一浮动栅极，并且每一所述2T-N0R快闪单元的所述存取晶体管是一单多晶polyl或poly2的NMOS晶体管，具有是 polyl或poly2栅极的所述选择栅极。
26.如权利要求25所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，每一所述 2T-N0R快闪单元是一单阶单元，所述存取晶体管具有是所述polyl或poly2NM0S晶体管的临界电压的临界电压，而所述存储晶体管具有小于-IV的第一临界电压，代表一抹除状态， 以及大于4V的第二临界电压，代表一编程状态。
27.如权利要求25所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，每一所述 2T-N0R快闪单元是一多阶单元，所述存取晶体管具有是所述polyl或ploy2NM0S晶体管的临界电压的临界电压，所述存储晶体管具有小于-IV的第一临界电压，代表一抹除状态，在 OV和0. 5V之间的第二临界电压，代表第一编程状态，以及大于4V的第三临界电压，代表第二编程状态。
28.如权利要求1所述的以NAND为基础的2T-N0R闪存阵列，还包括多个全域位线，其中每一全域位线透过一奇数位线栅极连接到所述2T-N0R快闪单元的奇数列的位线，并透过一偶数位线栅极连接到紧随所述奇数列的所述2T-N0R快闪单元的偶数列的位线；以及多个全域源极线，其中每一全域源极线透过一奇数源极线栅极连接到所述2T-N0R快闪单元的所述奇数列的源极线，并透过一偶数源极线栅极连接到紧随所述奇数列的所述 2T-N0R快闪单元的所述偶数列的源极线。
29.如权利要求28所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一预先编程操作期间，一被选的记忆扇区的所有源极线栅极和所有位线栅极被施加电源电压Vdd，使得所述被选的记忆扇区的源极线和位线的电压分别地被传递到所述被选的记忆扇区的全域源极线和全域位线，而所述闪存阵列中的所有其它记忆扇区的所有源极线栅极和所有位线栅极被施加OV。
30.如权利要求28所述的以NAND为基础的2T-N0R闪阵列，其特征在于，在一抹除操作期间，一被选的记忆扇区的所有源极线栅极和所有位线栅极被施加电源电压Vdd，使得所述被选的记忆扇区的源极线和位线的电压分别地被传递到所述被选的记忆扇区的全域源极线和全域位线，而所述闪存阵列中的所有其它记忆扇区的所有源极线栅极和所有位线栅极被施加OV。
31.如权利要求28所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一页验证操作期间，所述被选的记忆页的选择栅极线被施加Vdd电源电压，所述被选的记忆页的所有源极线栅极和所有位线栅极被施加Vdd，所述被选的记忆扇区的所有全域源极线被施加IV，所述被选的记忆扇区的所有全域位线预先放电到0V，而所述闪存阵列中的所有字符线、所有其它选择栅极线、所有其它全域位线、所有其它全域源极线、所有其它位线线栅极和所有其它源极线栅极被施加 OV。
32.如权利要求观所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一页编程操作期间，所述被选的记忆页的字符线被施加15V和20V之间的电压，所述被选的记忆扇区的所有其它字符线和所有选择栅极线被施加5V，所述被选的记忆页的所有源极线栅极和所有位线栅极被施加10V， 所述被选的记忆扇区中编程数据的全域位线和全域源极线被施加0V，所述被选的记忆扇区中编程阻止数据的全域位线和全域源极线被施加约8V，而所述闪存阵列中的所有其它字符线、所有其它全域源极线、所有其它全域位线、所有其它位线栅极、所有其它源极线栅极和所有其它选择栅极线被施加0V。
33.如权利要求28所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一页编程验证操作期间，所述被选的记忆页的字符线被施加所述2T-N0R快闪单元的临界电压Vt，所述被选的记忆页的选择栅极线被施加电源电压Vdd，所述被选的记忆页的所有源极线栅极和所有位线栅极被施加 Vdd，所述被选的记忆扇区的所有全域位线预先充电到Vdd-Vt，而所述闪存阵列中的所有其它字符线、所有其它选择栅极线、所有其它全域位线、所有其它位线栅极、所有其它源极线栅极和所有全域源极线被施加0V。
34.如权利要求28所述的以NAND为基础的2T-N0R闪存阵列，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一读取操作期间，所述被选的记忆扇区的所有字符线被施加电源电压Vdd或上冲电压Vboost，所述被选的记忆页中的选择栅极线被施加Vboost，所述被选的记忆扇区中的所有全域位线被施加IV，所述被选的记忆页的所有源极线栅极和所有位线栅极被施加Vdd，而所述闪存阵列中的所有其它字符线、所有其它选择栅极线、所有其它全域位线和所有全域源极线被施加0V。
35.一种以NAND为基础的双晶体管-NOR(2T-N0R)闪存器件，包括一以NAND为基础的2T-N0R的闪存阵列，具有多个记忆扇区，每一记忆扇区具有多个记忆区块，每一记忆区块具有多个记忆页，每一记忆页具有一行含有一字符线和一选择栅极线的以NAND为基础的2T-N0R快闪单元；一写行译码器，耦接到所述闪存阵列的所述字符线；一读行译码器，耦接到所述闪存阵列的所述选择栅极线；一数据缓冲器和慢速度页感应放大器单元，连接到所述闪存阵列的多个位线，所述数据缓冲器和慢速度页感应放大器单元具有储存编程的多个慢速度页感应放大器以及一数据缓冲器；一 Y-通过栅极和Y-译码器单元，具有Y-通过栅极以及Y-译码器；一字节/字符高速感应放大器单元，连接到所述Y-通过栅极和Y-译码器，所述字节/ 字符高速感应放大器单元具有多个高速感应放大器；以及一绝缘装置单元，耦合所述Y-通过栅极和Y-译码器到所述闪存阵列的所述位线。
36.如权利要求35所述的以NAND为基础的2T-N0R快闪器件，其特征在于，所述慢速页感应放大器、所述高速感应放大器、所述Y-通过栅极以及所述Y-译码器都由低电压器件制造。
37.如权利要求35所述的以NAND为基础的2T-N0R快闪器件，其特征在于，所述慢速页感应放大器在一慢速、低电流和页感应方法下用来对预先编程、抹除和编程操作进行精确的临界电压验证。
38.如权利要求35所述的以NAND为基础的2T-N0R快闪器件，其特征在于，所述绝缘装置单元被开启作为一至所述位线的感应信道，所述Y-通过栅极被所述Y-译码器译码以连接所述字节/字符高速感应放大器单元到所述位线，并且所述数据缓冲器和慢速页感应放大器单元在一高速感应方法中与所述位线切断。
39.如权利要求38所述的以NAND为基础的2T-N0R快闪器件，其特征在于，所述绝缘装置单元具有连接到上冲电压Vboost的栅极电压，以在所述高速感应方法中进行一读取操作时，开启所述绝缘装置单元作为一感应信道。
40.如权利要求35所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一页预先编程操作期间，所述写行译码器连接20V到所述被选的记忆页的字符线，并连接OV到所述闪存阵列的所有其它字符线。
41.如权利要求35所述的以NAND为基础的2T-N0R快闪器件，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一区块预先编程操作期间，所述写行译码器连接20V到所述被选的记忆区块的字符线，并连接OV到所述闪存阵列的所有其它字符线。
42.如权利要求35所述的以NAND为基础的双晶体管-NOR快闪器件，其特征在于，在一被选的记忆扇区的一扇区预先编程操作期间，所述写行译码器连接20V到所述被选的记忆扇区的所有字符线，并连接OV到所述闪存阵列的所有其它字符线。
43.如权利要求35所述的以NAND为基础的2T-N0R快闪器件，其特征在于，所述写行译码器更进一步耦接到所述闪存阵列的选择栅极线，而在所述闪存阵列的一预先编程操作中，所述读行译码器与所有选择栅极线不再耦合，并且所述写行译码器连接20V到所述闪存阵列的所有选择栅极线。
44.如权利要求35所述的以NAND为基础的2T-N0R快闪器件，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一页抹除操作期间，所述写行译码器连接OV到所述被选的记忆页的字符线，所述被选的记忆扇区中的所有其它字符线耦合到 20V，而所述闪存阵列中的所有其它记忆扇区的所有字符线被施加0V。
45.如权利要求35所述的以NAND为基础的2T-N0R快闪器件，其特征在于，在一被选的记忆扇区中一被选的记忆区块的一区块抹除操作期间，所述写行译码器把OV连接到所述被选的记忆区块的字符线，所述被选的记忆扇区中的所有其它字符线耦合到20V，而所述闪存阵列中的所有其它记忆扇区的所有字符线被施加0V。
46.如权利要求35所述的以NAND为基础的2T-N0R快闪器件，其特征在于，在一扇区或芯片抹除操作期间，所述写行译码器连接OV到所述闪存阵列中的所有记忆扇区的所有字符线。
47.如权利要求35所述的以NAND为基础的2T-N0R闪存器件，其特征在于，所述写行译码器更连接到所述闪存阵列的选择栅极线，而在所述闪存阵列的一页编程操作期间，所述读行译码器与所述闪存阵列的所有选择栅极线不再耦合，并且所述写行译码器连接15V和 20V之间的电压到所述闪存阵列的选择栅极线的其中之一。
48.如权利要求35所述的以NAND为基础的2T-N0R闪存器件，其特征在于，所述写行译码器更耦合连接到所述闪存阵列的选择栅极线，而在所述闪存阵列的一芯片抹除操作期间，所述读行译码器与所有选择栅极线不再耦合并且所述写行译码器连接OV到所述闪存阵列中的所有记忆扇区的所有选择栅极线。
49.如权利要求35所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一页编程操作期间，所述写行译码器连接15V和20V之间的电压到所述被选的记忆页的字符线，并连接5V到所述被选的记忆扇区中的所有其它字符线，且施加OV到所述闪存阵列中的所有其它字符线。
50.如权利要求35所述的以NAND为基础的2T-N0R闪存器件，其特征在于，所述写行译码器更耦接到所述闪存阵列的选择栅极线，但在所述闪存阵列的一读取操作期间，所述写行译码器与所有选择栅极线不再耦合，并且所述读行译码器连接上冲电压Vboost到所述闪存阵列的选择栅极线的其中之一。
51.如权利要求35所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在一被选的记忆扇区中一被选的记忆区块的一被选的记忆页的一读取操作期间，所述写行译码器连接电源电压Vdd或上冲电压Vboost到所述被选的记忆扇区中所有字符线，并且施加OV到所述闪存阵列中的所有其它字符线。
52.如权利要求35所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在一被选的记忆扇区中一被选的记忆区块的一被选的记忆页的一读取操作期间，所述读行译码器连接上冲电压Vboost到所述被选的记忆页的选择栅极线，并且施加OV到所述闪存阵列的中所有其它选择栅极线。
53.如权利要求35所述的以NAND为基础的2T-N0R闪存器件，其特征在于，每一所述 NAND为以基础2T-N0R的快闪单元具有是一以NAND为基础的双多晶晶体管的存取晶体管， 该以NAND为基础的双多晶晶体管具有被短路至poly2选择栅极的polyl浮动栅极。
54.如权利要求53所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在所述闪存阵列的一预先编程操作期间，所述读行译码器连接OV到所述闪存阵列中的所有选择栅极线。
55.如权利要求53所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在一被选的记忆扇区的一页、区块或扇区抹除操作期间，所述被选的记忆扇区中的所有选择栅极线与所述读行译码器不再耦合，以便浮动并且被耦合到20V，而所述闪存阵列中的所有其它记忆扇区的所有选择栅极线被施加0V。
56.如权利要求53所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在所述闪存阵列的一芯片抹除操作期间，所述闪存阵列中的所有选择栅极线与所述读行译码器不再耦合，以便浮动并且被耦合到20V。
57.如权利要求53所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在一被选的记忆扇区的一被选的记忆区块中一被选的记忆页的一页编程操作期间，所述读行译码器连接5V到所述被选的记忆扇区中的所有选择栅极线，并且施加OV到所述闪存阵列中的所有其它记忆扇区的所有选择栅极线。
58.如权利要求53所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在一被选的记忆扇区中一被选的记忆区块的一被选的记忆页的一读取操作期间，所述读行译码器连接上冲电压Vboost到所述被选的记忆页的选择栅极线，并且施加OV到所述闪存阵列中的所有其它选择栅极线。
59.如权利要求35所述的以NAND为基础的2T-N0R闪存器件，其特征在于，每一所述以NAND为基础2T-N0R快闪单元具有由含有polyl或poly2选择栅极的以NAND为基础的单多晶晶体管制成的存取晶体管。
60.如权利要求59所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在所述闪存阵列的一预先编程操作期间，所述读行译码器连接OV到所述闪存阵列中的所有的选择栅极线。
61.如权利要求59所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在一被选的记忆扇区中的一页、区块或扇区的抹除操作期间，所述被选的记忆扇区中的所有选择栅极线与所述读行译码器不再耦合，以便浮动并且耦合到20V，并且施加OV到所述闪存阵列中的所有其它记忆扇区的所有选择栅极线。
62.如权利要求59所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在所述闪存阵列的一芯片抹除操作期间，所述闪存阵列中的所有选择栅极线与所述读行译码器不再耦合，以便浮动并且耦合到20V。
63.如权利要求59所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在一被选的记忆扇区的一被选的记忆区块中的一被选的记忆页的一页编程操作期间，所述读行译码器连接5V到所述被选的记忆扇区中的所有选择栅极线，并且施加OV到所述闪存阵列中的所有其它记忆扇区的所有选择栅极线。
64.如权利要求59所述的以NAND为基础的2T-N0R闪存器件，其特征在于，在一被选的记忆扇区中的一被选的记忆区块的一被选的记忆页的一读取操作期间，所述读行译码器连接上冲电压Vboost到所述被选的记忆页的选择栅极线，并且施加OV到所述闪存阵列中的所有其它选择栅极线。
65.一种以NAND为基础的双晶体管NOR(2T-N0R)快闪单元，包括一存储晶体管，具有一单元栅极，连接到一 X方向的字符线、一第一漏极、和一第一源极，连接到与所述字符线垂直的Y方向的源极线；以及一存取晶体管，具有一选择栅极、一第二源极，连接到所述存储晶体管的第一漏极、和一第二漏极，连接到与所述源极线平行的位线；其特征在于，所述存储晶体管和存取晶体管是以NAND为基础的双多晶晶体管，每一所述以NAND为基础的双多晶晶体管具有一浮动栅极，所述单元栅极和所述选择栅极是poly2 栅极，并且该两个浮动栅极由在该两个poly2栅极之下的polyl层制成。
66.如权利要求65所述的以NAND为基础的2T-N0R快闪单元，其特征在于，所述2T-N0R 快闪单元是一单阶单元，所述存取晶体管具有大致在0. 5V和IV之间以0. 75V为中心的临界电压，而所述存储晶体管具有小于-IV的第一临界电压、，代表一抹除状态、以及大于4V 的第二临界电压，代表一编程状态。
67.如权利要求65所述的以NAND为基础的2T-N0R快闪单元，其特征在于，所述2T-N0R 快闪单元是一多阶单元，所述存取晶体管具有大致在0. 5V和IV之间以0. 75V为中心的临界电压，而所述存储晶体管具有小于-IV的第一临界电压，代表一抹除状态，在OV和0. 5V 之间的第二临界电压，代表第一编程状态、以及大于4V的第三临界电压，代表第二编程状态。
68.如权利要求65所述的以NAND为基础的2T-N0R快闪单元，其特征在于，所述2T-N0R 快闪单元的抹除和编程操作是基于一 i^owler-Nordheim信道隧道程序，所述存储晶体管的所述第一源极和所述第一漏极之间并无电压差。
69.如权利要求65所述的以NAND为基础的2T-N0R快闪单元，其特征在于，所述polyl 浮动栅极和所述存取晶体管的所述选择栅极一起被短路。
70.如权利要求69所述的以NAND为基础的2T-N0R快闪单元，其特征在于，所述2T-N0R 快闪单元是一单阶单元，所述存取晶体管具有是所述polyl层的临界电压的临界电压，而所述存储晶体管具有小于-IV的第一临界电压，代表一抹除状态、以及大于4V的第二临界电压，代表一编程状态。
71.如权利要求69所述的以NAND为基础的2T-N0R快闪单元，其特征在于，所述2T-N0R 快闪单元是一多阶单元，所述存取晶体管具有是所述polyl层的临界电压的临界电压，而所述存储晶体管具有小于-IV的第一临界电压，代表一抹除状态，在OV和0. 5V之间的第二临界电压，代表第一编程状态，以及大于4V的第三临界电压，代表第二编程状态。
72.一种以NAND为基础的双晶体管N0R(2T-N0R)快闪单元，包括一存储晶体管，具有一单元栅极，连接到一 X方向的字符线、一第一漏极和一第一源极，连接到与所述字符线垂直的Y方向的源极线；以及一存取晶体管，具有一选择栅极、一连接到所述存储晶体管的第一漏极的第二源极和一连接到与所述源极线平行的位线的第二漏极；其特征在于，所述存储晶体管是一以NAND为基础的双多晶晶体管，具有是poly2的所述单元栅极和由在所述poly2栅极之下的polyl层制成的浮动栅极，而所述存取晶体管是一单多晶polyl或poly2 NMOS晶体管，具有是polyl或poly2栅极的所述选择栅极。
73.如权利要求72所述的以NAND为基础的2T-N0R快闪单元，其特征在于，所述2T-N0R 快闪单元是一单阶单元，所述存取晶体管具有是所述polyl或ploy2 NMOS晶体管的临界电压的临界电压，而所述存储晶体管具有小于-IV的第一临界电压，代表一抹除状态、以及大于4V的第二临界电压，代表一编程状态。
74.如权利要求72所述的以NAND为基础的2T-N0R快闪单元，其特征在于，所述2T-N0R 快闪单元是一多阶单元，所述存取晶体管具有是所述polyl或ploy2 NMOS晶体管的临界电压的临界电压，而所述存储晶体管具有小于-IV的第一临界电压，代表一抹除状态、在OV和 0. 5V之间的第二临界电压，代表第一编程状态、以及大于4V的第三临界电压，代表第二编程状态。
全文摘要
一种双晶体管NOR闪存单元具有由以NAND为基础的制程制造的一对称的源极和漏极结构。该闪存单元包括由双多晶NMOS浮动栅极晶体管制造的存储晶体管和由双多晶NMOS浮动栅极晶体管制造的存取晶体管，具有被短路的poly1和poly2的poly1 NMOS晶体管，或是单多晶的poly1或poly2 NMOS晶体管。该闪存单元透过使用Fowler-Nordheim信道隧道程序完成编程和抹除。一种以NAND为基础的闪存器件包括平行排列于与字符线垂直的位线和源极线的快闪单元阵列。为闪存器件设计写行译码器和读行译码器，以在页、区块、扇区或芯片中的预先编程验证、抹除验证和编程、读操作中为闪存阵列提供适当电压。
文档编号G06F12/00GK102498475SQ201080030077
公开日2012年6月13日 申请日期2010年7月2日 优先权日2009年7月10日
发明者李武开, 许富菖 申请人:柰米闪芯积体电路有限公司