用于生成最优半导体部件布局的方法和系统的制作方法

专利名称：用于生成最优半导体部件布局的方法和系统的制作方法
用于生成最优半导体部件布局的方法和系统技术领域
本公开涉及用于生成最优半导体部件布局的方法和系统。
背景技术：
近来最小化集成电路(IC)的趋势导致消耗更少功率还以比以前更快的速度提供更多功能的较小器件。最小化工艺还导致更严格的制造规范。既满足制造规范又实现半导体器件的最优设计在低工艺节点处不存在问题。然而，在持续满足制造规范的同时实现设计优化在先进的工艺节点处变得更加具有挑战性。发明内容
为解决上述问题，本发明提供了一种符合一组设计规则的生成半导体部件最优布局的方法，方法包括:对于包括一个或多个半导体部件的单位单元，生成多个配置，其中，多个配置中的每一个都满足设计规则中的一些但不是全部；对于每个配置，检查布局是否满足剩余的设计规则，其中，布局为单位单元的重复图案；以及在满足所有设计规则的配置中，选择提供特性的最优值的配置，用于生成半导体部件的最优布局。
其中，不由设计规则来直接定义特性。
其中，特性与半导体部件的电特性相关。
该方法进一步包括:复制具有所选配置的单位单元，以获得最优布局。
其中，在位于布局中的多个位置处的检查窗口内执行检查。
其中，一些设计规则限定关于(i)每个半导体部件的尺寸和(ii)相邻半导体部件之间的间隔的限制，以及剩余设计规则限定(a)检查窗口和(b)关于检查窗口内的半导体部件的不同层的密度的限制。
该方法进一步包括:基于所选配置生成半导体部件的布局；以及制造一半导体器件，半导体器件具有在所生成的布局中配置的半导体部件的区域。
其中，半导体部件为金属氧化物半导体(MOS)电容器，以及特性的最优值为MOS电容器的最大电容效率。
该方法进一步包括:复制具有所选配置的单位单元，以填充用于MOS电容器的区域，从而获得最优布局。
其中，在位于区域中的多个位置处的检查窗口内执行检查。
其中，在具有不同尺寸且位于区域中的多个位置处的检查窗口内执行检查。
其中，每个MOS电容器都包括栅电极层和有源层，一些设计规则限定关于(i)每个MOS电容器的尺寸和(ii)相邻MOS电容器之间的间隔的限制，以及剩余设计规则限定(a)检查窗口和(b)关于检查窗口内的栅电极层和有源层的密度的限制。
其中，每个MOS电容器都包括栅电极层和有源层，以及剩余设计规则限定(a)检查窗口和(b)关于检查窗口内的栅电极层和有源层中至少一个的密度的限制。
其中，检查的步骤包括以下步骤中的至少一个:计算栅电极层的密度作为(i)检查窗口内的栅电极层的总面积与(ii)检查窗口的面积的比；或者计算有源层的密度作为(i)检查窗口内的有源层的总面积与(ii)检查窗口的面积的比。
其中，生成的步骤包括:从配置中的一个到另一个，改变每个MOS电容器的栅电极层的面积、长度和宽度中的至少一个，以及从配置中的一个到另一个，改变相邻MOS电容器之间的间隔。
该方法进一步包括:计算单位单元中的MOS电容器的电容，以及在选择的步骤中，使用所计算的电容来确定具有最大电容效率的配置。
通过计算机系统的处理器来执行方法。
该方法进一步包括:基于所选配置生成MOS电容器的布局；以及制造具有在所生成的布局中配置的MOS电容器的区域的半导体器件。
此外，还提供了一种计算机系统，包括:输入单元，用于接收用于半导体器件区域中的金属氧化物半导体(MOS)电容器的一组设计规则；处理器，被配置为:对于包括多个MOS电容器的单位单元，生成多个配置,其中，多个配置中的每一个都满足设计规则中的一些但不是全部；对于每个配置，检查布局是否满足剩余的设计规则，其中，布局为区域内的单位单元的重复图案；以及在满足所有设计规则的配置中，选择提供最大电容效率的配置；以及输出单元，用于输出所选的配置。
此外，还提供了一种非短暂计算机可读介质，其中包含用于通过计算机执行时使计算机执行一种符合一组设计规则的生成半导体部件最优布局的方法的指令，方法包括:对于包括一个或多个半导体部件的单位单元，生成多个配置，其中，多个配置中的每一个都满足设计规则中的一些但不是全部；对于每个配置，检查布局是否满足剩余的设计规则，其中，布局为单位单元的重复图案；以及在满足所有设计规则的配置中，选择提供特性的最优值的配置，用于生成半导体部件的最优布局。


在附图中，通过实例但不限制地示出一个或多个实施例，其中，具有相同参考标号的元件表示类似的元件。除非另有指定，否则附图不按比例绘制。
图1A是根据一些实施例的包括金属氧化物半导体电容器(MOSCAP)的IC的一部分的示意性截面图。
图1B是图1A中的IC的一部分的示意性顶视图。
图2是根据一些实施例的MOSCAP布局的单位单元的示意性顶视图。
图3是根据一些实施例的MOSCAP布局的示意性顶视图。
图4是根据一些实施例的MOSCAP布局在检查窗口中的部分的示意性顶视图。
图5至图6是根据一些实施例的各种方法的流程图。
图7是根据一些实施例的计算机系统的框图。
具体实施方式
应该理解，以下公开提供了用于实施各个实施例的不同特征的许多不同实施例或实例。以下描述部件和配置的具体事例以简化本公开。然而，发明概念以许多不同形式来具体化，并不应该限于本文所阐述的实施例；此外，提供这些实施例使得该说明书变得完整，并且将向本领域的技术人员完整地传达发明概念。然而，应该明白，在不存在这些具体细节的情况下可以实践一个或多个实施例。
在附图中，为了清楚，夸大了层和区域的厚度和宽度。附图中类似的标号表示类似的元件。图中所示元件和区域仅仅是示意性的，由此图中所示的相对大小或间隔不用于限制发明概念的范围。
现在将描述用于生成符合一组设计规则的半导体部件的最优布局的一种或多个方法和/或系统。
如本文所使用的，“设计规则”是为制造工艺阐明或通过制造工艺设置的约束以确保半可以制造通过制造工艺所制造的半导体器件并且所制造的器件如预期的一样进行操作。例如，一些设计规则限定关于每个半导体部件的尺寸的约束，诸如宽度和长度。这种设计规则有时通过制造工艺中使用的技术限制来管理。一些设计规则限定关于相邻半导体部件之间的一个或多个方向上的间隔的约束，例如，以避免不期望的短路。一些设计规则限定关于两层或多层之间的对准的约束，例如以确保后续形成用于层之间的电连接的充分重叠。一些设计规则包括关于材料密度、静电放电、输入/输出等的约束。上面列出的示例性设计规则不是排他性的，并且可以在一个或多个实施例中使用其他设计规则。
如本文所使用的，“半 导体部件”是形成为IC 一部分的无源或有源部件。无源部件的实例包括但不限于电阻器、电容器和电感器。有源部件的实例包括但不限于二极管、场效应晶体管(FET)、金属氧化物半导体FET (MOSFET)、互补金属氧化物半导体(CMOS)晶体管、和双极晶体管。
如本文所使用的，“半导体部件的布局”是半导体部件形成为部件的管芯或IC至的半导体部件的物理配置。布局不需要限于单层。在一些实施例中，布局包括一种或多种导电、介电和半导体材料的多层。布局中的半导体部件不必须为型相同类型。在一些实施例中，布局包括多种类型的半导体部件，例如，晶体管和电容器。
在以下描述中，半导体部件为M0SCAP，并且详细讨论MOSCAP的布局的优化。然而，如上所述，根据本文所公开的方法还可以优化其他类型的半导体部件的布局。
图1A是根据一些实施例的包括两个MOSCAP 102、104的IC 100的一部分的示意性截面图。图1B是图1A中的IC 100的一部分的示意性顶视图。
MOSCAP 102、104形成在衬底106的上方。在一些实施例中，衬底106是半导体衬底，并包括但不限于体硅、半导体晶片、绝缘体上硅(SOI)衬底、或硅锗衬底。在一些实施例中使用包括III族、IV族和V族的其他半导体材料。在一些实施例中，衬底106包括例如P掺杂物的掺杂物。在一些实施例中，衬底106包括阱区域(例如，η阱区域)，其上形成M0SCAP102、104。
有源层108形成在衬底106的上方。有源层108包括多个交替配置的源极区域109、沟道形成区域110、和漏极区域111，每个沟道形成区域110都定位在一个源极区域109和一个漏极区域111之间。在一些实施例中，源极区域109和漏极区域111包括相同类型的掺杂物。例如，源极区域109和漏极区域111为P掺杂区域。在又一些实施例中，源极区域109和漏极区域111包括不同类型的掺杂物。例如，源极区域109为P掺杂区域，漏极区域111为η掺杂区域。可选地，源极区域109为η掺杂区域，漏极区域111为P掺杂区域。源极区域109、沟道形成区域110和漏极区域111 一起在本文被称为“氧化物限定区域”或“0D区域”。
栅极介电层112形成在每个沟道形成区域110的上方。在一些实施例中，栅极介电层112包括高k或超高k材料。栅极介电层112限定用于MOSCAP 102、104的电容器介电材料。
导电材料的栅电极114形成在栅极介电层112的上方。在一些实施例中，栅电极114为多晶硅，并例如通过先栅极工艺来形成。在一些实施例中，栅电极114为金属，并例如通过后栅极工艺或栅极替换(replacement)工艺来形成。以下描述具体给出多晶娃栅极(在本文也被称为“多晶硅区域”)，并且还可以应用于金属栅极或者由其他导电材料制成的栅极。
中间介电层116沉积在包括栅电极114的衬底106的上方。在一些实施例中，还在栅电极114的相对侧上形成隔离物。穿过中间介电层116形成导电通孔117。源电极119形成在一个导电通孔117的上方以电连接至对应的源极区域109。漏电极121形成在一个导电通孔117的上方以电连接至对应的漏极区域111。
MOSCAP 102、104的每一个都包括沟道形成区域110、源极区域109、漏极区域111、栅极介电层112、栅电极114、以及源极和漏极区域119、121。两个相邻的MOSCAP共享源极区域109或漏极区域111。例如，图1所示IC 100的特定部分中的相邻MOSCAP 102、104共享相同的源极区域109。MOSCAP 104的右手侧上的又一 MOSCAP与MOSCAP 104共用相同的漏极区域111。
在每个MOSCAP中，通过栅电极114限定第一电容器电极，以及通过栅极介电层112限定电容器介电材料。通过源和漏电极191、121中的一个或两个或者通过衬底106来限定第二电容器电极。在一些实施例中，每个MOSCAP的源极和漏极区域191、121都共同连接以限定MOSCAP的第二电容器电极。在一些实施例中，源电极119被配置为第二电容器电极，而漏极区域121浮置。在一些实施例中，衬底106被配置为用作第二电容器电极。
在一些实施例中，在IC的MOSCAP面积中配置多个M0SCAP。对于先进的1C，这种MOSCAP面积占据差不多20 %至30 %的管芯面积。在一些实施例中，利用实现电容效率的最大值(即，每单位面积的电容的最大值(例如，以Ff/μ m2进行测量))的目的来优化这种MOSCAP面积中的MOSCAP的布局。通过这种MOSCAP面积优化，减小了 MOSCAP面积，同时确保预定值的总电容，和/或者给定的MOSCAP面积中实现总电容的增加值。根据与MOSCAP的制造工艺相关联的一组设计规则来执行MOSCAP面积优化。
现在按照图2至图4描述根据一些实施例的控制MOSCAP布局的多个设计规则。图2是根据一些实施例的单位单元200的示意性顶视图。图3是根据一些实施例的MOSCAP布局300的示意性顶视图。MOSCAP布局300是单位单元200的重复图案。图4是根据一些实施例的检查窗口 400内的MOSCAP布局300的部分的示意性顶视图。
在图2中，单位单元200包括四个MOSCAP 202、204、212、214，它们类似于MOSCAP102、104。MOSCAP 202、204、212、214包括被配置为与栅电极114类似的栅电极的多晶硅区域232、234、242、244。M0SCAP202、204、212、214还包括限定与源极区域109、沟道形成区域110和漏极区域111类似的各种源极区域、沟道形成区域和漏极区域的OD区域208、218。MOSCAP 202、204、212、214在两个方向X和Y上并排配置。X方向被称为器件长度方向，OD区域208、218沿着该方向延伸。 Y方向被称为器件宽度方向，多晶硅区域232、234、242、244沿着该方向延伸。
多晶硅区域232、234、242、244的每一个都包括用于电连接至IC的其他层和/或部件的连接部分233、235、243、245。连接部分233、235、243、245的每一个都配置在对应的多晶硅区域232、234、242、或244的端部，在Y方向上突出到对应的OD区域208、218的外部。Y方向上相邻的多晶硅区域232、234、242、244的连接部分233、235、243、245被配置在相邻多晶硅区域232、234、242、244的面对端处，即，图2中多晶硅区域232、234的下端和多晶硅区域242、244的上端处。在一些实施例中，连接部分被配置在一个或多个多晶硅区域232、234、242、244 的两端。
管理MOSCAP布局300的设计规则包括限定关于每个MOSCAP的尺寸的一个或多个规则,例如,关于MOSCAP的对应多晶硅区域和OD区域的尺寸的限制。例如，多晶硅面积规则限定每个多晶硅区域的面积的最大值、最小值、或范围中的至少一个。多晶硅长度规则限定X方向(即，器件长度方向)上每个多晶硅区域的长度L的最大值、最小值、或范围中的至少一个。多晶硅面积规则和多晶硅长度规则一起限定关于Y方向(即，器件宽度方向)上每个多晶硅区域的宽度W的至少一个限制。有效器件宽度规则限定Y方向(即，器件宽度方向)上每个OD区域的宽度的最大值、最小值、或范围中的至少一个。
多晶硅延伸规则限定关于在Y方向上突出到对应OD区域外部的每个多晶硅区域的端部的尺寸POEX和COXX的限制(例如，最大值、最小值、或范围中的至少一个)。在一些实施例中，关于不具有连接部分的端部(例如，图2中的多晶体管区域232的上端)的尺寸POEX的限制不同于关 于具有连接部分的端部(例如，图2中的多晶硅区域232的下端)的尺寸COXX的限制。例如，COXX被设置为大于Ρ0ΕΧ，以确保具有连接部分的端部(例如，图2中的多晶硅区域232的下端)被定制大小，用于充分确保与IC的其他层或部件的适当电连接。
在一些实施例中，管理MOSCAP布局300的设计规则还包括限定关于相邻MOSCAP之间的间隔的限制的一个或多个规则。例如，多晶硅X间隔规则限定相邻多晶硅区域之间X方向上的间隔PSX的最大值、最小值、或范围中的至少一个。多晶硅Y间隔规则限定相邻多晶硅区域之间Y方向上的间隔PSY的最大值、最小值、或范围中的至少一个。
在一些实施例中，管理MOSCAP布局300的设计规则还包括限定关于MOSCAP布局300的又一些约束的一个或多个规则。例如，相对多晶硅密度规则限定检查窗口 400 (图3)内的相对多晶硅密度的最大值、最小值、或范围中的至少一个。类似地，例如，相对OD密度规则限定检查窗口 400内的相对OD密度的最大值、最小值、或范围中的至少一个。检查窗口规则限定检查窗口 400的大小。在一些实施例中，检查窗口 400放置在MOSCAP布局300内的一个或多个预定位置处，用于检查相对多晶硅密度和/或相对OD密度。在一些实施例中，检查窗口 400被随机放置在MOSCAP布局300内的一个或多个位置处，用于检查相对多晶硅密度和/或相对OD密度。在一些实施例中，检查窗口 400为正方形。在一些实施例中，检查窗口 400为矩形。在又一些实施例中可以使用其他形状。
现在参照图4描述根据一些实施例的相对多晶硅密度和相对OD密度的计算，其中，图4是检查窗口 400内的MOSCAP布局300的部分的示意性顶视图。检查窗口 400在X方向上包括NX个全多晶硅区域以及在Y方向上包括NY个全多晶硅区域，其中，NX和NY是正整数。检查窗口 400中的全多晶硅区域的总数为NXXNY。在X方向上，检查窗口 400内的NX个全多晶硅区域通过数字1、2.....NX来表示。在Y方向上，检查窗口 400内的NY个全多晶硅区域通过数字1.....NY来表示。
检查窗口 400在X方向上还包括(NY+1)个部分多晶硅区域。具体地，多晶硅区域451、...、45NY和4546都包括在X方向上具有尺寸RSX且位于检查窗口 400内的部分。类似地，检查窗口 400在Y方向上还包括(NX+1)个部分多晶硅区域。具体地，多晶硅区域461、462、463、...、46NX和4546都包括在Y方向上具有尺寸RSY且位于检查窗口 400内的部分。检查窗口 400为正方形且具有CKWXCKW的大小。
检查窗口 400内的相对多晶硅密度为检查窗口 400内的多晶硅区域的总面积与检查窗口 400的总面积的比。相对多晶硅密度被计算为PDXXTOY，其中
PDX = (NX X L+RSX) /CKff ；
PDY = (NYXff+RSY) /CKff ；
O 彡 RSX 彡 L ;
O ^ RSY ^ W ；
PDX是X方向上的相对多晶硅密度；以及
PDY是Y方向上的相对多晶硅密度。
检查窗口 400内的相对OD密度为检查窗口 400内的OD区域的总面积与检查窗口400的总面积的比。相对OD密度被计算为0DXX0DY，其中
ODX =100%;
ODY = (NY X Weff+RSY)/CKff ；
ODX是X方向上的相对OD密度；以及
ODY是Y方向上的相对OD密度。
所计算的相对多晶硅密度和相对OD密度与通过相对多晶硅和OD密度规则限定的限制(例如，最大相对多晶硅密度和最大相对OD密度)进行比较，以确定是否满足规则。
在以下列表中总结上述设计规则。该列表不是排他性的，并且在又一些实施例中可以使用其他设计规则。
.多晶硅面积
.多晶硅长度(L)
.有效器件宽度(Weff)
多晶硅延伸(POEX，C0XX)
多晶硅X间隔(PSX)
多晶硅Y间隔(PSY)
检查窗口大小(CKW)
相对多晶硅密度
.相对OD密度
图5是根据一些实施例的方法500的流程图。执行方法500以优化MOSCAP布局，同时利用一组设计规则确保MOSCAP的性能。
在步骤501中，生成用于MOSCAP布局的MOSCAP单位单元的多个结构以满足一些设计规则。在一些实施例中，MOSCAP单位单元类似于单位单元200，并且生成用于MOSCAP单位单元的各种结构以满足多晶硅面积、 多晶硅长度(L)、有效器件宽度(Weff)、多晶硅延伸(POEX，COXX)、多晶硅X间隔(PSX)、和多晶硅Y间隔(PSY)规则。
例如，多晶硅面积规则表明每个多晶硅区域的面积都在1.5至3.0 μ m2的范围内。以0.5 μ m2的步长(递增)，对于每个多晶硅区域的面积，具有4种可能的结构，S卩，1.5、2.0、2.5、和 3.Ομπι2。
此外，多晶硅长度规则表明每个多晶硅区域的长度L都在0.22至2 μ m的范围内。以0.02 μ m的步长(递增)，对于每个多晶硅区域的长度，具有90种可能的结构。
基于多晶硅面积规则和多晶硅长度规则，生成用于多晶硅大小的360种(即，4X90)可能的结构。对于每种生成的结构，多晶硅宽度W被计算为W =多晶硅面积/L。用于每种生成的结构的有效器件宽度(Weff)被进一步计算为Weff = W-(C0XX+P0EX)。在一些实施例中，在该阶段，从进一步的考虑中去除所计算的Weff值不满足有效器件宽度(Weff)的结构。在又一些实施例中，在稍后阶段执行针对有效器件宽度规则的检查。
在该实例中固定多晶硅X间隔(PSX)。多晶硅Y间隔(PSY)规则表明Y方向上的相邻多晶娃区域之间的间隔在0.18至0.98 μπι的范围内。以0.Ο μπι的步长(递增)，对于相邻多晶硅区域之间的Y间隔，存在80种可能的结构。
在该具体实例中，生成用于MOSCAP单位单元的总共28800(即，360X80)种可能结构，这反映相邻多晶硅区域之间360种不同的多晶硅大小和80种不同的Y间隔。在早先阶段相对于有效器件宽度规则执行检查的实施例中生成较少的可能结构。
在步骤503中，对于每个生成的结构进行检查，以确定MOSCAP布局是否满足剩余的设计规则。在一些实施例中，剩余的设计规则包括检查窗口大小(CKW)、相对多晶硅密度、和相对OD密度规则。
类似于MOSCAP布局300，通过复制MOSCAP单位单元来生成MOSCAP布局。在一些实施例中，在X和Y方向上复制MOSCAP单位单元，直到预期用于MOSCAP面积的管芯的给定部分被MOSCAP填满为止。
如相对于图3所述，在MOSCAP布局中的一个或多个预定或随机位置处放置类似于检查窗口 400并具有由检查窗口大小(CKW)规则限定的大小(例如，ΙΟΧΙΟμπκ150Χ150μπι或ΙΟΟΟΧΙΟΟΟμπι)的检查窗口。如相对于图4所描述的，对于每个生成的结构在检查窗口内计算相对多晶硅密度和相对OD密度。针对对应的相对多晶硅密度和相对OD密度规则检查相对多晶硅密度和相对OD密度的计算值，并去除不满足规则的结构。满足所有设计规则的结构被用于后续电容器效率优化。
在步骤505中，在满足所有设计规则的结构中，选择具有最大电容效率的结构来用于生成MOSCAP布局。在一些实施例中，基于一个或多个参数(诸如多晶娃大小、多晶娃间隔、介电材料、操作电压等)模拟每个MOSCAP单位单元中的一个或多个MOSCAP的电容。然后，一个或多个MOSCAP的模拟电容被用于计算MOSCAP布局的电容效率。
在步骤507中，制造具有所生成布局的MOSCAP面积的半导体器件。所获得的MOSCAP面积满足为相关制造工艺提出的所有设计规则，并确保电容效率的最优值。在一些实施例中，省略步骤507。
在一些实施例中，可以快速地比较多个工艺节点以确定最优工艺节点被用于在给定面积中制造MOSCAP和/或具有给定电容。具体地，例如从制造商处接收与每个工艺节点相关联的一组设计规则，并且根据本文所述方法来确定最优MOSCAP布局。通过利用另一工艺节点的另一组设计规则替换一个工艺节点的一组设计规则，获得各种最优MOSCAP布局并且可确定具有大多数最佳MOSCAP布局的工艺节点。在一些实施例中，所描述的方法不要求任何布局源或多重迭代。
在一些实施例中，一个或多个设计规则比其他规则重要，并且可以放宽不太重要的规则以获得最优布局。例如，在一些实施例中，相对OD密度规则不如相对多晶硅密度规则重要，并且可以在特定情况下放宽或加紧相对OD密度。
在一些实施例中，每个单位单元不需要如图2所述的包括四个M0SCAP。在一些实施例中，每个单位单元都具有单个M0SCAP，并且定制大小以反映所要求的多晶硅X和Y间隔，例如，在多晶硅区域的每一侧上具有所要求多晶硅X或Y间隔的一半。在一些实施例中，每个单位单元都具有在X和Y方向上相邻的两个M0SCAP。在一些实施例中，在每个单位单元中包括多于四个的M0SCAP。
上面相对于MOSCAP的描述还可以应用于其他半导体部件。图6是根据一些实施例的方法600的流程图。执行方法600以优化半导体部件的布局同时以一组设计规则确保布局的性能。
在步骤601中，生成用于具有至少一个半导体部件的单位单元的多个结构以满足一些设计规则。例如，生成结构以满足限定关于半导体部件的大小或尺寸和/或相邻半导体部件之间的间隔的限制的设计规则。在一些实施例中，与相对于步骤501所描述类似的方法也可以应用于步骤601。
在步骤603中，对于每个生成的结构进行检查以确定作为单位单元的重复图案的布局是否满足剩余的设计规则。例如，剩余的设计规则限定关于检查窗口内半导体部件的不同层的密度的限制。在一些实施例中，与相对于步骤503所描述类似的方法也可以应用于步骤603。
在步骤605中，在步骤601和603中检查的满足所有设计规则的结构中，选择具有特性的最优值的结构来用于生成半导体部件的布局。在一些实施例中，最优值为最大值、最小值或者与预定值或范围最匹配的值。在一些实施例中，在一组设计规则中不直接限定优化的特性。例如，在一组设计规则提出用于半导体部件和/或用于布局的各种物理尺寸的情况下，被优化的特性为布局中半导体部件的电特性。在一些实施例中，与相对于步骤505所描述类似的方法也可以应用于步骤605。
在步骤607中，利用根据所生成的布局配置的半导体部件制造半导体器件。所获得器件满足针对相关制造工艺所提出的所有设计规则，同时确保半导体部件的最优特性。在一些实施例中，省略步骤607。
图7是根据一些实施例的计算机系统700的框图。系统700包括经由总线704或其他互连通信机构进行通信连接的处理器701、存储器702、网络接口(I/F)706、存储设备710、输入/输出(I/O)设备708、以及一个或多个硬件部件718。
在一些实施例中，存储器702包括随机存取存储器(RAM)和/或其他动态存储设备和/或只读存储器(ROM)和/或其他静态存储设备，连接至总线704，用于存储将被处理器701执行的数据和指令，例如，核心714、用户空间716、核心和/或用户空间的一部分、和它们的组合。在一些实施例中，还使用存储器702用于在执行处理器701执行的指令期间存储临时变量或其他中间信息。
在一些实施例中，提供诸如磁盘或光盘的存储设备710，并连接至总线704，用于存储数据和/或指令，例如核心714、用户空间716等。I/O设备708包括输入设备、输出设备和/或组合的输入/输出设备，用于使用户能够与系统700进行交互。例如，输入设备包括键盘、按键、鼠标、跟踪球、触控板、和/或光标方向键，用于向处理器701传送信息和命令。例如，输出设备包括显示器、打印机、声音合成器等，用于向用户传送信息。
在一些实施例中，参照步骤501、503、505、601、603、605描述的处理通过处理器(例如，处理器701)来实现，该处理器被编程来用于这些处理。存储器702、I/F 706、存储设备710、1/0设备708、硬件部件718、和总线704中的一个或多个可用于接收被处理器701处理的设计规则和/或其他参数。存储器702、I/F 706、存储710、I/O设备708、硬件部件718、和总线704中的一个或多个可用于输出具有在步骤505、605中由处理器701选择的最优特性的结构。
在一些实施例中，一个或多个处理通过与处理器隔离或代替处理器的具体配置的硬件来执行(例如，通过一个或多个专用集成电路或ASIC)。一些实施例在单个ASIC中集合多于一个的上述处理。
在一些实施例中，处理实现为存储在非短暂(non-transitory)计算机可读记录介质中的程序的功能。非短暂计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/嵌入式存储或存储器单元，例如，一种或多种光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM)、存储卡等。
上面的方法实施例示出了示例性步骤，但它们不必须以所示顺序来执行。根据本公开实施例的精神和范围，可以适当地增加、替换、改变顺序和/或去除步骤。组合不同特征和/或不同实施例的实施例在本公开的范围内，并且对于阅读本公开之后的本领域技术人员来说是显而易见的。
根据一些实施例，根据一组设计规则生成半导体部件的最优布局的方法包括:对于包括一个或多个半导体部件的单位单元，生成多个结构，每一个都满足一些设计规则但不是所有设计规则。对于每个结构，检查作为单位单元的重复图案的布局是否满足剩余的设计规则。在满足所有设计规则的结构中，选择提供特性的最优值的结构来生成半导体部件的最优布局。
根据一些实施例，根据一组设计规则优化MOSCAP的区域的方法包括:对于包括多个MOSCAP的单位单元，生成多个结构，每一个都满足一些设计规则但不是所有设计规则。对于每个结构，检查作为区域内单位单元的重复图案的布局是否满足剩余的设计规则。在满足所有设计规则的结构中，选择提供最大电容效率的结构来生成区域内的MOS电容器的最优布局。
根据一些实施例，计算机系统包括:输入单元，用于接收用于半导体器件区域中的金属氧化物半导体(MOS)电容器的一组设计规则；以及输出单元。处理器被配置为针对包括多个MOS电容器的单位单元生成多个结构，每一个都满足一些设计规则但不是所有设计规则。处理器还被配置为对于每个结构，检查作为区域内单位单元的重复图案的布局是否满足剩余的设计规则。处理器还被配置为在满足所有设计规则的结构中选择提供最大电容效率的结构。输出单元被配置为输出所选择的结构。
本领域的技术人员应该容易看出，一个或多个所公开的实施例实现上述一个或多个优点。在阅读前面的说明书之后，本领域的技术人员能够实现各种等效物的改变、替换以及本文广泛公开的各种其他实施例。因此，期望仅通过包含着所附权利要求及其等效物中的定义来限制其保护范围。
权利要求
1.一种符合一组设计规则的生成半导体部件最优布局的方法，所述方法包括: 对于包括一个或多个所述半导体部件的单位单元，生成多个配置，其中，所述多个配置中的每一个都满足所述设计规则中的一些但不是全部； 对于每个所述配置，检查布局是否满足剩余的设计规则，其中，所述布局为所述单位单元的重复图案；以及 在满足所有所述设计规则的配置中，选择提供特性的最优值的配置，用于生成半导体部件的最优布局。
2.根据权利要求1所述的方法，其中，不由所述设计规则来直接定义所述特性。
3.根据权利要求1所述的方法，其中，所述特性与所述半导体部件的电特性相关。
4.根据权利要求1所述的方法，进一步包括: 复制具有所选配置的单位单元，以获得所述最优布局。
5.根据权利要求4所述的方法，其中， 在位于所述布局中的多个位置处的检查窗口内执行所述检查。
6.根据权利要求1所述的方法，其中， 一些所述设计规则限定关于(i)每个半导体部件的尺寸和(ii)相邻半导体部件之间的间隔的限制，以及 剩余所述设计规则限定(a)检查窗口和(b)关于所述检查窗口内的所述半导体部件的不同层的密度的限制。
7.根据权利要求1所述的方法，进一步包括: 基于所选配置生成所述半导体部件的布局；以及 制造一半导体器件，所述半导体器件具有在所生成的布局中配置的所述半导体部件的区域。
8.根据权利要求1所述的方法，其中，所述半导体部件为金属氧化物半导体(MOS)电容器，以及所述特性的最优值为所述MOS电容器的最大电容效率。
9.一种计算机系统，包括: 输入单元，用于接收用于半导体器件区域中的金属氧化物半导体(MOS)电容器的一组设计规则； 处理器，被配置为: 对于包括多个所述M OS电容器的单位单元，生成多个配置，其中，所述多个配置中的每一个都满足所述设计规则中的一些但不是全部； 对于每个所述配置，检查布局是否满足剩余的设计规则，其中，所述布局为所述区域内的所述单位单元的重复图案；以及 在满足所有所述设计规则的配置中，选择提供最大电容效率的配置；以及 输出单兀，用于输出所选的配置。
10.一种非短暂计算机可读介质，其中包含用于通过计算机执行时使所述计算机执行一种符合一组设计规则的生成半导体部件最优布局的方法的指令，所述方法包括: 对于包括一个或多个所述半导体部件的单位单元，生成多个配置，其中，所述多个配置中的每一个都满足所述设计规则中的一些但不是全部； 对于每个所述配置，检查布局是否满足剩余的设计规则，其中，所述布局为所述单位单元的重复图案；以及 在满足所有所述设计规则的配置中，选择提供特性的最优值的配置，用于生成半导体部件的最优布 局。
全文摘要
根据一组设计规则生成半导体部件的最优布局的方法包括对于包括一个或多个半导体部件的单位单元，生成多个结构，每一个都满足一些设计规则但不是所有设计规则。对于每个结构，检查作为单位单元的重复图案的布局是否满足剩余的设计规则。在满足所有设计规则的结构中，选择提供特性的最优值的结构来生成半导体部件的最优布局。
文档编号G06F17/50GK103218468SQ20121017527
公开日2013年7月24日 申请日期2012年5月30日 优先权日2012年1月18日
发明者陈建宏, 彭永州, 陈重辉, 杨志明 申请人:台湾积体电路制造股份有限公司