专利名称：一种三值绝热多米诺乘法单元的制作方法
技术领域：
本发明涉及一种乘法单元，尤其是涉及一种三值绝热多米诺乘法单元。
背景技术：
当前数字电路系统主要采用二值逻辑实现，其单根信号线能传输的逻辑值只有O和I两种，电路的空间和时间利用率较低。采用多值逻辑可以大大减少电路输入变量数，提高每根连线携带的信息量，从而减小芯片的面积，增强数据处理能力。多米诺电路由于其在电路面积和速度上的优势，广泛应用于各种高性能电路中，因此将多值逻辑与多米诺电路相结合，能够进一步减小电路面积，提闻电路的信息密度。乘法器是现代数字系统的关键部件之一，在各种微处理器中应用十分广泛，例如 在DSP芯片进行卷积运算、快速傅里叶变换、数字滤波等运算时都需要乘法器的参与，因此乘法器的功耗会对整个数字系统的功耗产生较大的影响，而乘法单元作为构成乘法器的主要模块，其功耗又决定了乘法器的功耗。然而，传统的乘法单元由于电荷是从电源到地一次性的消耗掉，造成了极大的浪费；而采用交流脉冲电源的绝热乘法单元能够充分回收电路节点中存储的电荷，有效降低电路的功耗。鉴于此，将多值逻辑、绝热逻辑与多米诺电路应用到乘法单元的设计中具有现实意义。
发明内容
本发明所要解决的技术问题是提供一种在保证具有正确的逻辑功能的前提下，功耗较低的三值绝热多米诺乘法单元。本发明解决上述技术问题所采用的技术方案为一种三值绝热多米诺乘法单元，包括第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、进位信号产生电路、本位积信号产生电路、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，所述的进位信号产生电路设置有低位进位信号输入端、被乘数文字运算信号输入端、乘数文字运算信号输入端、高位进位信号输出端和互补高位进位信号输出端，所述的本位积信号产生电路设置有被乘数文字运算信号输入端、乘数文字运算信号输入端、低位进位信号输入端、互补低位进位信号输入端和本位积信号输出端，所述的第一三值绝热多米诺文字运算电路的信号输入端用于接入被乘数输入信号，所述的第一三值绝热多米诺文字运算电路的信号输出端分别与所述的进位信号产生电路的被乘数文字运算信号输入端和所述的本位积信号产生电路的被乘数文字运算信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输入端用于接入乘数输入信号，所述的第二三值绝热多米诺文字运算电路的信号输出端分别与所述的进位信号产生电路的乘数文字运算信号输入端和所述的本位积信号产生电路的乘数文字运算信号输入端连接，所述的进位信号产生电路的低位进位信号输入端与所述的本位积信号产生电路的低位进位信号输入端连接，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路和所述的进位信号产生电路均分别与所述的第一时钟信号输入端和所述的第二时钟信号输入端连接，所述的本位积信号产生电路分别与所述的第一时钟信号输入端、所述的第二时钟信号输入端和所述的第三时钟信号输入端连接，其中，所述的第一时钟信号输入端接入幅值电平对应逻辑2的第一时钟信号，所述的第二时钟信号输入端接入幅值电平对应逻辑2的第二时钟信号，所述的第三时钟信号输入端接入幅值电平对应逻辑I的第三时钟信号，所述的第二时钟信号与所述的第三时钟信号的相位相同且与所述的第一时钟信号的相位相差180度。所述的第一三值绝热多米诺文字运算电路的信号输出端的输出信号为与其信号输入端接入的被乘数输入信号对应的三个被乘数文字运算信号，分别为被乘数为逻辑O时的第一被乘数文字运算信号、被乘数为逻辑I时的第二被乘数文字运算信号和被乘数为逻辑2时的第三被乘数文字运算信号，其中所述的进位信号产生电路的被乘数文字运算信号输入端接入所述的第二被乘数文字运算信号和所述的第三被乘数文字运算信号，所述的本位积信号产生电路的被乘数文字运算信号输入端接入所述的第一被乘数文字运算信号、所述的第二被乘数文字运算信号和所述的第三被乘数文字运算信号，所述的第二三值绝热多米诺文字运算电路的信号输出端的输出信号为与其信号输入端接入的乘数输入信号对应的三个乘数文字运算信号，分别为乘数为逻辑O时的第一乘数文字运算信号、乘数为逻辑I时的第二乘数文字运算信号和乘数为逻辑2时的第三乘数文字运算信号，其中所述的进位 信号产生电路的乘数文字运算信号输入端接入所述的第二乘数文字运算信号和所述的第三乘数文字运算信号，所述的本位积信号产生电路的乘数文字运算信号输入端接入所述的第一乘数文字运算信号、所述的第二乘数文字运算信号和所述的第三乘数文字运算信号。所述的第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成，所述的第一 NMOS管的栅极和所述的第四NMOS管的栅极并接且其并接端为所述的第一三值绝热多米诺文字运算电路的信号输入端，所述的第一 NMOS管的漏极、所述的第一 PMOS管的源极和所述的第三PMOS管的栅极并接，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 PMOS管的源极与所述的第三PMOS管的漏极连接，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极并接，所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极并接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第五PMOS管的源极与所述的第六PMOS管的漏极连接，所述的第六PMOS管的源极与所述的第六NMOS管的漏极连接，所述的第一 PMOS管的栅极、所述的第二 PMOS管的漏极、所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二 NMOS管的栅极、所述的第三NMOS管的源极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极并接于所述的第一时钟信号输入端，所述的第一 PMOS管的漏极、所述的第二 PMOS管的栅极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第二 NMOS管的源极、所述的第三NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的栅极并接于所述的第二时钟信号输入端，所述的波形转换模块由第八NMOS管、第九NMOS管、第十NMOS管、第
i^一 NMOS管、第十二 NMOS管和第十三NMOS管组成，所述的第八NMOS管的漏极与所述的第
一NMOS管的漏极连接，所述的第八NMOS管的源极与所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极与所述的第七NMOS管的源极连接，所述的第十NMOS管的源极与所述的第十一 NMOS管的栅极连接，所述的第十二 NMOS管的漏极与所述的第六PMOS管的源极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的栅极连接，所述的第八NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二 NMOS管的栅极并接于所述的第一时钟信号输入端，所述的第九NMOS管的源极、所述的第十一 NMOS管的源极和所述的第十三NMOS管的源极并接于所述的第二 时钟信号输入端，所述的第九NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第一信号输出端，所述的第十一 NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第二信号输出端，所述的第十三NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第三信号输出端，所述的第二三值绝热多米诺文字运算电路的电路结构与所述的第一三值绝热多米诺文字运算电路相同，两者的区别在于所述的第一三值绝热多米诺文字运算电路的信号输入端接入被乘数输入信号，所述的第一三值绝热多米诺文字运算电路的第一信号输出端输出被乘数为逻辑O时的第一被乘数文字运算信号，所述的第一三值绝热多米诺文字运算电路的第二信号输出端输出被乘数为逻辑I时的第二被乘数文字运算信号，所述的第一三值绝热多米诺文字运算电路的第三信号输出端输出被乘数为逻辑2时的第三被乘数文字运算信号，所述的第二三值绝热多米诺文字运算电路的信号输入端接入乘数输入信号，所述的第二三值绝热多米诺文字运算电路的第一信号输出端输出乘数为逻辑O时的第一乘数文字运算信号，所述的第二三值绝热多米诺文字运算电路的第二信号输出端输出乘数为逻辑I时的第二乘数文字运算信号，所述的第二三值绝热多米诺文字运算电路的第三信号输出端输出乘数为逻辑2时的第三乘数文字运算号。所述的进位信号产生电路由第七PMOS管、第八PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二i^一 NMOS管和第二十二 NMOS管组成，所述的第七PMOS管的源极、所述的第八PMOS管的栅极、所述的第十四NMOS管的漏极和所述的第二十NMOS管的漏极并接于所述的进位信号产生电路的互补高位进位信号输出端，所述的第十四NMOS管的源极、所述的第十五NMOS管的漏极和所述的第十八NMOS管的漏极连接，所述的第十五NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十六NMOS管的源极、所述的第十七NMOS管的漏极、所述的第十九NMOS管的源极与所述的第二十一 NMOS管的源极连接，所述的第十八NMOS管的源极与所述的第十九NMOS管的漏极连接，所述的第二十NMOS管的源极与所述的第二十一 NMOS管的漏极连接，所述的第八PMOS管的源极与所述的第二十二 NMOS管的漏极并接于所述的进位信号产生电路的高位进位信号输出端，所述的第十四NMOS管的栅极为所述的进位信号产生电路的低位进位信号输入端，所述的第十五NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第十八NMOS管的栅极和所述的第二十NMOS管的栅极均与所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第十九NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第十六NMOS管的栅极和所述的第二十一 NMOS管的栅极均与所述的第二三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第七PMOS管的漏极、所述的第十七NMOS管的源极和所述的第二十二 NMOS管的栅极并接于所述的第一时钟信号输入端，所述的第七PMOS管的栅极、所述的第十七NMOS管的栅极、所述的第八PMOS管的漏极和所述的第二十二 NMOS管的源极并接于所述的第二时钟信号输入端。
所述的本位积信号产生电路包括用于控制逻辑I产生的第一控制电路、用于控制逻辑2产生的第二控制电路和本位积信号输出电路，所述的第一控制电路由第九PMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管和第三^^一 NMOS管组成，所述的第九PMOS管的源极、所述的第二十三NMOS管的漏极、所述的第二十七NMOS管的漏极、所述的第二十九NMOS管的漏极和所述的第三十一 NMOS管的漏极并接于第一控制信号输出端，所述的第一控制信号输出端输出逻辑I信号的控制信号，所述的第二十三NMOS管的源极与所述的第二十四NMOS管的漏极连接，所述的第二十四NMOS管的源极、所述的第二十五NMOS管的漏极和所述的第二十八NMOS管的源极连接，所述的第二十五NMOS管的源极、所述的第二十六NMOS管的漏极和所述的第三十NMOS管的源极连接，所述的第二十七NMOS管的源极与所述的第二十八NMOS管的漏极连接，所述的第二十九NMOS管的源极、所述的第三十NMOS管的漏极和所述的第三i^一 NMOS管的源极连接，所述的第二十九NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第二十三匪OS管的栅极与所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第二十七NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第三十一 NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第一信 号输出端连接，所述的第二十四NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第二十八NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第二控制电路由第十PMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四i^一 NMOS管和第四十二NMOS管组成,所述的第十PMOS管的源极、所述的第三十二 NMOS管的漏极、所述的第三十六NMOS管的漏极、所述的第三十八NMOS管的漏极和所述的第四i^一 NMOS管的漏极并接于第二控制信号输出端，所述的第二控制信号输出端输出逻辑2信号的控制信号，所述的第三十二 NMOS管的源极与所述的第三十三NMOS管的漏极连接，所述的第三十三NMOS管的源极、所述的第三十四NMOS管的漏极和所述的第三十七NMOS管的源极连接，所述的第三十四NMOS管的源极、所述的第三十五NMOS管的漏极和所述的第四十NMOS管的源极连接,所述的第三十六NMOS管的源极与所述的第三十七NMOS管的漏极连接，所述的第三十八NMOS管的源极与所述的第三十九NMOS管的漏极连接，所述的第四十一 NMOS管的源极与所述的第四十二 NMOS管的漏极连接，所述的第三十九NMOS管的源极、所述的第四十NMOS管的漏极和所述的第四十二 NMOS管的源极连接，所述的第三十二 NMOS管的栅极和所述的第三十八NMOS管的栅极均与所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第三十六NMOS管的栅极和所述的第四十一 NMOS管的栅极均与所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第三十七NMOS管的栅极和所述的第三十九NMOS管的栅极均与所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第三十三NMOS管的栅极和所述的第四十二 NMOS管的栅极均与所述的第二三值绝热多米诺文字运算电路的第三信号输出端连接，所述的本位积信号输出电路由第十一PMOS管、第十二 PMOS管和第四十三NMOS管组成，所述的第i^一 PMOS管的栅极与所述的第一控制信号输出端连接，所述的第十二 PMOS管的栅极与所述的第二控制信号输出端连接，所述的第i PMOS管的源极、所述的第十二 PMOS管的源极和所述的第四十三NMOS管的漏极并接且其并接端为所述的本位积信号产生电路的本位积信号输出端，所述的第九PMOS管的栅极、所述的第十PMOS管的栅极、所述的第十二 PMOS管的漏极、所述的第二十六NMOS管的栅极、所述的第三十五NMOS管的栅极和所述的第四十三匪OS管的源极并接于所述的第二时钟信号输入端，所述的第九PMOS管的漏极、所述的第十PMOS管的漏极、所述的第二十六NMOS管的源极、所述的第三十五NMOS管的源极和所述的第四十三NMOS管的栅极并接于所述的第一时钟信号输入端，所述的第十一 PMOS管的漏极与所述的第三时钟信号输入端连接，所述的第二十五匪OS管的栅极和所述的第三十四NMOS管的栅极并接且其并接端为所述的本位积信号产生电路的互补低位进位信号输入端，所述的第三十匪OS管的栅极和所述的第四十NMOS管的栅极并接且其并接端为所述的本位积信号产生电路的低位进位信号输入端。与现有技术相比，本发明的优点在于通过将多值逻辑、绝热逻辑与多米诺电路应用到乘法单元的设计中，结合开关信号理论设计出符合正确的逻辑功能的三值绝热多米诺乘法单元，该乘法单元由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运 算电路、进位信号产生电路和本位积信号产生电路组成，逻辑功能正确，且结构简单，与采用直流电源的三值常规多米诺乘法单元相比，该三值绝热多米诺乘法单元功耗节省约54%，与基于DTCTGAL电路设计的三值乘法单元相比，其晶体管数量减少约31%。
图I (a)为本发明的电路原理图；图I (b)为本发明的电路符号图；图2 Ca)为实施例的第一三值绝热多米诺文字运算电路的文字运算模块的电路图；图2(b)为实施例的第一三值绝热多米诺文字运算电路的波形转换模块的电路图；图2 (C)为实施例的第一三值绝热多米诺文字运算电路的电路符号图；图3 (a)为实施例的进位信号产生电路的电路图；图3 (b)为实施例的进位信号产生电路的电路符号图；图4 Ca)为实施例的本位积信号产生电路的第一控制电路的电路图；图4 (b)为实施例的本位积信号产生电路的第二控制电路的电路图；图4 (C)为实施例的本位积信号产生电路的本位积信号输出电路的电路图；图4 Cd)为实施例的本位积信号产生电路的电路符号图；图5为实施例的三个时钟信号的波形图；图6为本发明的模拟波形图；图7为本发明的三值绝热多米诺乘法单元与三值常规多米诺乘法单元的瞬态能耗比较图。
具体实施例方式以下结合附图实施例对本发明作进一步详细描述。
如图I (a)和图1(b)所示，一种三值绝热多米诺乘法单元，包括第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、进位信号产生电路、本位积信号产生电路、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，进位信号产生电路设置有低位进位信号输入端、被乘数文字运算信号输入端、乘数文字运算信号输入端、高位进位信号输出端和互补高位进位信号输出端，本位积信号产生电路设置有被乘数文字运算信号输入端、乘数文字运算信号输入端、低位进位信号输入端、互补低位进位信号输入端和本位积信号输出端，第一三值绝热多米诺文字运算电路的信号输入端用于接入被乘数输入信号，第一三值绝热多米诺文字运算电路的信号输出端分别与进位信号产生电路的被乘数文字运算信号输入端和本位积信号产生电路的被乘数文字运算信号输入端连接，第二三值绝热多米诺文字运算电路的信号输入端用于接入乘数输入信号，第二三值绝热多米诺文字运算电路的信号输出端分别与进位信号产生电路的乘数文字运算信号输入端和本位积信号产生电路的乘数文字运算信号输入端连接，进位信号产生电路的低位进位信号输入端与本位积信号产生电路的低位进位信号输入端连接，第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路和进位信号产生电路均分别与第一时钟信号输入端和第二时钟信号输入端连接，本位积信号产生电路分别与第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端连接，其中，第一时钟信号输入端接入幅值电平对应逻辑2 的第一时钟信号，第二时钟信号输入端接入幅值电平对应逻辑2的第二时钟信号，第三时钟信号输入端接入幅值电平对应逻辑I的第三时钟信号，第二时钟信号与第三时钟信号的相位相同且与第一时钟信号的相位相差180度。第一三值绝热多米诺文字运算电路的信号输出端的输出信号为与其信号输入端接入的被乘数输入信号对应的三个被乘数文字运算信号，分别为被乘数为逻辑O时的第一被乘数文字运算信号、被乘数为逻辑I时的第二被乘数文字运算信号和被乘数为逻辑2时的第三被乘数文字运算信号，其中进位信号产生电路的被乘数文字运算信号输入端接入第二被乘数文字运算信号和第三被乘数文字运算信号，本位积信号产生电路的被乘数文字运算信号输入端接入第一被乘数文字运算信号、第二被乘数文字运算信号和第三被乘数文字运算信号，第二三值绝热多米诺文字运算电路的信号输出端的输出信号为与其信号输入端接入的乘数输入信号对应的三个乘数文字运算信号，分别为乘数为逻辑O时的第一乘数文字运算信号、乘数为逻辑I时的第二乘数文字运算信号和乘数为逻辑2时的第三乘数文字运算信号，其中进位信号产生电路的乘数文字运算信号输入端接入第二乘数文字运算信号和第三乘数文字运算信号，本位积信号产生电路的乘数文字运算信号输入端接入第一乘数文字运算信号、第二乘数文字运算信号和第三乘数文字运算信号。本发明的设计原理为首先引入开关信号理论，在多值逻辑电路中引入开关变量与信号变量及与之对应的开关代数与信号代数，为多值电路的设计提供可靠的理论依据，由开关信号理论可知CMOS电路中的电压开关可用于控制对输出电压信号的接地短路或接源短路，且可直接控制对输出电压信号的传输。三值乘法器与二值乘法器不同，三值乘法器在进行运算2X2时超出了三值逻辑的取值范围，因此三值乘法器的输出信号除了本位积P以外还有进位Cwt，输入信号除了被乘数A和乘数B以外还有低位的进位Cin。三值乘法器真值表如表I所示，其中A为被乘数输入信号，B为乘数输入信号，Cin为来自低位的低位进位信号，P为本位积输出信号，Cout为输送给高位的高位进位信号。
表I 二值乘法器真值表
/100011 122200011 122 2 / O I 2 O 2 O I 2 O I 2 O .I 2 O I 2Cin 000000000222222222
Ρ000012021111120102 CoutO 00000002000002022由于多米诺电路的求值电路中一般只有NMOS管或PMOS管，无法直接判别逻辑I信号，所以我们首先需要得到三值绝热多米诺文字运算电路，使三值乘法器的输入信号首先经过三值绝热多米诺文字运算电路后输出得到需要的信号。设被乘数输入信号为Α，乘数输入信号为B，则被乘数输入信号为A和乘数输入信 号为B经过三值绝热多米诺文字运算电路后的输出信号分别为°A°，1A1j2A2j0B0, 1B1和2Β2。三值绝热多米诺乘法单元的三个时钟信号输入端(第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端)分别接入一个时钟信号，三个时钟信号可以分别记为第一时钟信号elk,第二时钟信号c/A和第三时钟信号/A1其中第一时钟信号elk,第二时钟信号c/a_幅值电平对应逻辑2，第三时钟信号Ug值电平对应逻辑1，第二时钟信号I与第三时钟信号C^A1同相，第一时钟信号elk与前两者反相(即相位相差180度)，然后根据开关信号理论和二值乘法器的真值表，得到进位/[目号广生电路和本位积/[目号广生电路，从而得到二值绝热多米诺乘法单元的整体电路结构图。实施例一种三值绝热多米诺乘法单元，包括第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、进位信号产生电路和本位积信号产生电路；第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块。如图2(a)所示，文字运算模块由第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第一 NMOS管NI、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6和第七NMOS管N7组成，第一 NMOS管NI的栅极和第四NMOS管N4的栅极并接且其并接端为第一三值绝热多米诺文字运算电路的信号输入端，第一 NMOS管NI的漏极、第一 PMOS管Pl的源极和第三PMOS管P3的栅极并接，第一 NMOS管NI的源极与第二 NMOS管N2的漏极连接，第二 PMOS管P2的源极与第三PMOS管P3的漏极连接，第三PMOS管P3的源极、第三NMOS管N3的漏极和第七NMOS管N7的漏极并接，第四PMOS管P4的源极、第四NMOS管N4的漏极、第六PMOS管P6的栅极和第七NMOS管N7的栅极并接，第四NMOS管N4的源极与第五NMOS管N5的漏极连接，第五PMOS管P5的源极与第六PMOS管P6的漏极连接，第六PMOS管P6的源极与第六NMOS管N6的漏极连接，第一 PMOS管Pl的栅极、第二 PMOS管P2的漏极、第四PMOS管P4的栅极、第五PMOS管P5的漏极、第二 NMOS管N2的栅极、第三NMOS管N3的源极、第五NMOS管N5的栅极和第六NMOS管N6的源极并接于第一时钟信号输入端，第一时钟信号输入端接入第一时钟信号elk，第一 PMOS管Pl的漏极、第
二PMOS管P2的栅极、第四PMOS管P4的漏极、第五PMOS管P5的栅极、第二 NMOS管N2的源极、第三NMOS管N3的栅极、第五NMOS管N5的源极和第六NMOS管N6的栅极并接于第二时钟信号输入端，第二时钟信号输入端接入第二时钟信号1;如图2 (b)所示，波形转换模块由第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第^^一 NMOS管Nil、第十二 NMOS管N12和第十三NMOS管N13组成，第八NMOS管N8的漏极与第一 NMOS管NI的漏极连接，第八NMOS管N8的源极与第九NMOS管N9的栅极连接，第十NMOS管NlO的漏极与第七NMOS管N7的源极连接，第十NMOS管NlO的源极与第i^一 NMOS管Nll的栅极连接，第十二 NMOS管N12的漏极与第六PMOS管P6的源极连接，第十二 NMOS管N12的源极与第十三NMOS管N13的栅极连接，第八NMOS管N8的栅极、第十NMOS管NlO的栅极和第十二 NMOS管N12的栅极并接于第一时钟信号输入端，第九NMOS管N9的源极、第十一 NMOS管Nll的源极和第十三NMOS管N13的源极并接于第二时钟信号输入端，第九NMOS管N9的漏极为第一三值绝热多米诺文字运算电路的第一信号输出端，第十一 NMOS管Nll的漏极为第一三值绝热多米诺文字运算电路的第二信号输出端，第十三NMOS管N13的漏极为第一三值绝热多米诺文字运算电路的第三信号输出端；第一三值绝热多米诺文字运算电路的电路符号图如图2 (c)所示；第二三值绝热多米诺文字运算电路的电路结构与第一三值绝热多米诺文字运算电路相同，两者的区别在于第一三值绝热多米诺文字运算电路的信号输入端接入被乘数输入信 号A，第一三值绝热多米诺文字运算电路的第一信号输出端输出被乘数为逻辑O时的第一被乘数文字运算信号°A°，第一三值绝热多米诺文字运算电路的第二信号输出端输出被乘数为逻辑I时的第二被乘数文字运算信号1A1,第一三值绝热多米诺文字运算电路的第三信号输出端输出被乘数为逻辑2时的第三被乘数文字运算信号2A2第二三值绝热多米诺文字运算电路的信号输入端接入乘数输入信号B，第二三值绝热多米诺文字运算电路的第一信号输出端输出乘数为逻辑O时的第一乘数文字运算信号°B°第二三值绝热多米诺文字运算电路的第二信号输出端输出乘数为逻辑I时的第二乘数文字运算信号1B1第二三值绝热多米诺文字运算电路的第三信号输出端输出乘数为逻辑2时的第三乘数文字运算信号2B2。如图3 (a)所示，本实施例中，进位信号产生电路由第七PMOS管P7、第八PMOS管P8、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS 管 N18、第十九 NMOS 管 N19、第二十 NMOS 管 N20、第二^^一 NMOS 管 N21 和第二十二 NMOS管N22组成，第七PMOS管P7的源极、第八PMOS管P8的栅极、第十四NMOS管N14的漏极和第二十NMOS管N20的漏极并接于进位信号产生电路的互补高位进位信号输出端，输出互补高位进位信号G，第十四NMOS管N14的源极、第十五NMOS管N15的漏极和第十八NMOS管N18的漏极连接，第十五NMOS管N15的源极和第十六NMOS管N16的漏极连接，第十六NMOS管N16的源极、第十七NMOS管N17的漏极、第十九NMOS管N19的源极与第二i^一 NMOS管N21的源极连接，第十八NMOS管N18的源极与第十九NMOS管N19的漏极连接，第二十NMOS管N20的源极与第二i^一 NMOS管N21的漏极连接，第八PMOS管P8的源极与第二十二 NMOS管N22的漏极并接于进位信号产生电路的高位进位信号输出端，输出高位进位信号Ctjut，第十四NMOS管N14的栅极为进位信号产生电路的低位进位信号输入端，接入低位进位信号Cin，第十五NMOS管N15的栅极与第一三值绝热多米诺文字运算电路的第二信号输出端连接，接入被乘数为逻辑I时的第二被乘数文字运算信号1A1第十八NMOS管N18的栅极和第二十NMOS管N20的栅极均与第一三值绝热多米诺文字运算电路的第三信号输出端连接，接入被乘数为逻辑2时的第三被乘数文字运算信号2A2,第十九NMOS管N19的栅极与第二三值绝热多米诺文字运算电路的第二信号输出端连接，接入乘数为逻辑I时的第二乘数文字运算信号1B1第十六NMOS管N16的栅极和第二i^一 NMOS管N21的栅极均与第二三值绝热多米诺文字运算电路的第三信号输出端连接，接入乘数为逻辑2时的第三乘数文字运算信号2B2第七PMOS管P7的漏极、第十七NMOS管N17的源极和第二十二 NMOS管N22的栅极并接于第一时钟信号输入端，第七PMOS管P7的栅极、第十七NMOS管N17的栅极、第八PMOS管P8的漏极和第二十二 NMOS管N22的源极并接于第二时钟信号输入端。进位信号产生电路的电路符号图如图3 (b)所示。本实施例中，本位积信号产生电路包括用于控制逻辑I产生的第一控制电路、用于控制逻辑2产生的第二控制电路和本位积信号输出电路。如图4(a)所示，第一控制电路由第九PMOS管P9、第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25、第二十六NMOS管N26、第二十七NMOS管N27、第二十八NMOS管N28、第二十九NMOS管N29、第三十NMOS管N30和第三i^一 NMOS管N31组成，第九PMOS管P9的源极、第二十三NMOS管N23的漏极、第二十七NMOS管N27的漏极、第二十九NMOS管N29的漏极和第三i^一 NMOS管NS I的漏极并接于第一控制信号输出端，第一控制信号输出端输出逻辑I信号的控制信号Y1，第二十三NMOS管N23的源极与第二十四NMOS管N24的漏极连接，第二十四NMOS管N24的源极、第二十五NMOS管N25的漏极和第二十八NMOS管N28的源极连接，第二十五NMOS管N25的源极、第二十六NMOS管N26的漏极和第三十NMOS管N30的源极连接，第二十七NMOS管N27的源极与第二十八NMOS管N28的漏极连接，第二十九NMOS管N29的源极、第 三十NMOS管N30的漏极和第三i^一 NMOS管N31的源极连接，第二十九NMOS管N29的栅极与第一三值绝热多米诺文字运算电路的第一信号输出端连接，接入被乘数为逻辑O时的第一被乘数文字运算信号°A°第二十三NMOS管N23的栅极与第一三值绝热多米诺文字运算电路的第二信号输出端连接，接入被乘数为逻辑I时的第二被乘数文字运算信号1A1第二十七NMOS管N27的栅极与第一三值绝热多米诺文字运算电路的第三信号输出端连接，接入被乘数为逻辑2时的第二被乘数文字运算信号2A2,第三十一 NMOS管N31的栅极与第二三值绝热多米诺文字运算电路的第一信号输出端连接，接入乘数为逻辑O时的第一乘数文字运算信号°B°，第二十四NMOS管N24的栅极与第二三值绝热多米诺文字运算电路的第二信号输出端连接，接入乘数为逻辑I时的第二乘数文字运算信号1B1第二十八NMOS管N28的栅极与第二三值绝热多米诺文字运算电路的第三信号输出端连接，接入乘数为逻辑2时的第三乘数文字运算信号2B2 ;如图4 (b)所示，第二控制电路由第十PMOS管P10、第三十二 NMOS管N32、第三十三NMOS管N33、第三十四NMOS管N34、第三十五NMOS管N35、第三十六NMOS管N36、第三十七NMOS管N37、第三十八NMOS管N38、第三十九NMOS管N39、第四十NMOS管MO、第四i^一 NMOS管N41和第四十二 NMOS管N42组成，第十PMOS管PlO的源极、第三十二NMOS管N32的漏极、第三十六NMOS管N36的漏极、第三十八NMOS管N38的漏极和第四i^一NMOS管N41的漏极并接于第二控制信号输出端，第二控制信号输出端输出逻辑2信号的控制信号Y2,第三十二 NMOS管N32的源极与第三十三NMOS管N33的漏极连接，第三十三NMOS管N33的源极、第三十四NMOS管N34的漏极和第三十七NMOS管N37的源极连接，第三十四NMOS管N34的源极、第三十五NMOS管N35的漏极和第四十NMOS管MO的源极连接，第三十六NMOS管N36的源极与第三十七NMOS管N37的漏极连接，第三十八NMOS管N38的源极与第三十九NMOS管N39的漏极连接，第四i^一 NMOS管N41的源极与第四十二 NMOS管N42的漏极连接，第三十九NMOS管N39的源极、第四十NMOS管MO的漏极和第四十二 NMOS管N42的源极连接，第三十二 NMOS管N32的栅极和第三十八NMOS管N38的栅极均与第一三值绝热多米诺文字运算电路的第二信号输出端连接，接入被乘数为逻辑I时的第二被乘数文字运算信号1A1第三十六NMOS管N36的栅极和第四i^一 NMOS管N41的栅极均与第一三值绝热多米诺文字运算电路的第三信号输出端连接，接入被乘数为逻辑2时的第三被乘数文字运算信号2A2,第三十七NMOS管N37的栅极和第三十九NMOS管N39的栅极均与第二三值绝热多米诺文字运算电路的第二信号输出端连接，接入乘数为逻辑I时的第二乘数文字运算信号1B1,第三十三NMOS管N33的栅极和第四十二 NMOS管N42的栅极均与第二三值绝热多米诺文字运算电路的第三信号输出端连接，接入乘数为逻辑2时的第三乘数文字运算信号2B2 ;如图4 (c)所示，本位积信号输出电路由第i^一 PMOS管PlI、第十二 PMOS管P12和第四十三NMOS管N43组成，第i^一 PMOS管Pll的栅极与第一控制信号输出端连接，第十二PMOS管P12的栅极与第二控制信号输出端连接，第i^一 PMOS管Pll的源极、第十二 PMOS管P12的源极和第四十三NMOS管N43的漏极并接且其并接端为本位积信号产生电路的本位积信号输出端，输出本位积输出信号P，第九PMOS管P9的栅极、第十PMOS管PlO的栅极、第十二 PMOS管P12的漏极、第二十六NMOS管N26的栅极、第三十五NMOS管N35的栅极和第四十三NMOS管N43的源极并接于第二时钟信号输入端，第九PMOS管P9的漏极、第十PMOS 管PlO的漏极、第二十六NMOS管N26的源极、第三十五NMOS管N35的源极和第四十三NMOS管N43的栅极并接于第一时钟信号输入端，第十一 PMOS管Pll的漏极与第三时钟信号输入端连接，接入第三时钟信号，第二十五NMOS管N25的栅极和第三十四NMOS管N34的栅极并接且其并接端为本位积信号产生电路的互补低位进位信号输入端，接入互补低位进位信号厂第三十NMOS管N30的栅极和第四十NMOS管MO的栅极并接且其并接端为本位积信号产生电路的低位进位信号输入端，接入低位进位信号Cin。本位积信号产生电路的电路符号图如图4 (d)所示。本实施例的进位信号产生电路的设计思路为首先根据开关信号理论和三值乘法器的真值表，得到互补高位进位信号G和高位进位信号Cwt的开关级结构式分别为Cout = elk * clk°^ #clk* ~ elk *[2A2*1'^ 2B2 * (Cin1'5 +ljCui)^1 2B2 *lsCmU2A2^5iB1*1-5 Cm]=dk * clk0>#clk*'5clk *(2A2*5 2B2 *5 2B2 *h5Cm #2A2*1'5 lBl*15Cm) (I)
__0 5 _Cout ^ elk* Com #dk*lsdk0)式⑴中，表示当I为低电平时，时钟elk对动态节点「进行预充电；后一项表示当I为高电平，且输入信号AXB+Cin > 2时，储存在动态节点ζ:的电荷被回收至时钟elk的过程；式(2)表示的是ζ:经过绝热反相器得到进位信号Crat的过程。由
式⑴和式⑵可以得到如图所示的进位信号产生电路的电路图。本实施例的本位积信号产生电路的设计思路为首先根据开关信号理论和三值乘法器的真值表，得到本位积输出信号P的开关级结构式及电路，但与高位进位信号Cwt不同，本位积输出信号P有0，1，2三种逻辑值，因此需要不同的电路分别控制逻辑I信号和逻辑2信号的产生。令Y1, Y2分别是逻辑I信号和逻辑2信号的控制信号，则其开关级结构式为
F1 = clk*c^0>#clk* 'Scik*[l'5C~*C 1A1 *LS 1B1 #1'52A2*'52B2)#h5Cm *C0A0#15°B0)] (3)
权利要求
1.一种三值绝热多米诺乘法单元，其特征在于包括第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、进位信号产生电路、本位积信号产生电路、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，所述的进位信号产生电路设置有低位进位信号输入端、被乘数文字运算信号输入端、乘数文字运算信号输入端、高位进位信号输出端和互补高位进位信号输出端，所述的本位积信号产生电路设置有被乘数文字运算信号输入端、乘数文字运算信号输入端、低位进位信号输入端、互补低位进位信号输入端和本位积信号输出端，所述的第一三值绝热多米诺文字运算电路的信号输入端用于接入被乘数输入信号，所述的第一三值绝热多米诺文字运算电路的信号输出端分别与所述的进位信号产生电路的被乘数文字运算信号输入端和所述的本位积信号产生电路的被乘数文字运算信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输入端用于接入乘数输入信号，所述的第二三值绝热多米诺文字运算电路的信号输出端分别与所述的进位信号产生电路的乘数文字运算信号输入端和所述的本位积信号产生电路的乘数文字运算信号输入端连接，所述的进位信号产生电路的低位进位信号输入端与所述的本位积信号产生电路的低位进位信号输入端连接，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路和所述的进位信号产生电路均分别与所述的第一时钟信号输入端和所述的第二时钟信号输入端连接，所述的本位积信号产生电路分别与所述的第一时钟信号输入端、所述的第二时钟信号输入端和所述的第三时钟信号输入端连接，其中，所述的第一时钟信号输入端接入幅值电平对应逻辑2的第一时钟信号，所述的第二时钟信号输入端接入幅值电平对应逻辑2的第二时钟信号，所述的第三时钟信号输入端接入幅值电平对应逻辑I的第三时钟信号，所述的第二时钟信号与所述的第三时钟信号的相位相同且与所述的第一时钟信号的相位相差180度。
2.根据权利要求I所述的一种三值绝热多米诺乘法单元，其特征在于所述的第一三值绝热多米诺文字运算电路的信号输出端的输出信号为与其信号输入端接入的被乘数输入信号对应的三个被乘数文字运算信号，分别为被乘数为逻辑O时的第一被乘数文字运算信号、被乘数为逻辑I时的第二被乘数文字运算信号和被乘数为逻辑2时的第三被乘数文字运算信号，其中所述的进位信号产生电路的被乘数文字运算信号输入端接入所述的第二被乘数文字运算信号和所述的第三被乘数文字运算信号，所述的本位积信号产生电路的被乘数文字运算信号输入端接入所述的第一被乘数文字运算信号、所述的第二被乘数文字运算信号和所述的第三被乘数文字运算信号，所述的第二三值绝热多米诺文字运算电路的信号输出端的输出信号为与其信号输入端接入的乘数输入信号对应的三个乘数文字运算信号，分别为乘数为逻辑O时的第一乘数文字运算信号、乘数为逻辑I时的第二乘数文字运算信号和乘数为逻辑2时的第三乘数文字运算信号，其中所述的进位信号产生电路的乘数文字运算信号输入端接入所述的第二乘数文字运算信号和所述的第三乘数文字运算信号，所述的本位积信号产生电路的乘数文字运算信号输入端接入所述的第一乘数文字运算信号、所述的第二乘数文字运算信号和所述的第三乘数文字运算信号。
3.根据权利要求2所述的一种三值绝热多米诺乘法单元，其特征在于所述的第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第一PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成，所述的第一 NMOS管的栅极和所述的第四NMOS管的栅极并接且其并接端为所述的第一三值绝热多米诺文字运算电路的信号输入端，所述的第一 NMOS管的漏极、所述的第一 PMOS管的源极和所述的第三PMOS管的栅极并接，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 PMOS管的源极与所述的第三PMOS管的漏极连接，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极并接，所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极并接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第五PMOS管的源极与所述的第六PMOS管的漏极连接，所述的第六PMOS管的源极与所述的第六NMOS管的漏极连接，所述的第一 PMOS管的栅极、所述的第二 PMOS管的漏极、所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二 NMOS管的栅极、所述的第三NMOS管的源极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极并接于所述的第一时钟信号输入端，所述的第一 PMOS管的漏极、所述的第二 PMOS管的栅极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第二 NMOS管的源极、所述的第三NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的栅极并接于所述的第二时钟信号输入端，所述的波形转换模块由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管组成,所述的第八NMOS管的漏极与所述的第一 NMOS管的漏极连接,所述的第八NMOS管的源极与所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极与所述的第七NMOS管的源极连接，所述的第十NMOS管的源极与所述的第十一 NMOS管的栅极连接，所述的第十二 NMOS管的漏极与所述的第六PMOS管的源极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的栅极连接，所述的第八NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二 NMOS管的栅极并接于所述的第一时钟信号输入端，所述的第九NMOS管的源极、所述的第十一 NMOS管的源极和所述的第十三NMOS管的源极并接于所述的第二 时钟信号输入端，所述的第九NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第一信号输出端，所述的第十一 NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第二信号输出端，所述的第十三NMOS管的漏极为所述的第一三值绝热多米诺文字运算电路的第三信号输出端，所述的第二三值绝热多米诺文字运算电路的电路结构与所述的第一三值绝热多米诺文字运算电路相同，两者的区别在于所述的第一三值绝热多米诺文字运算电路的信号输入端接入被乘数输入信号，所述的第一三值绝热多米诺文字运算电路的第一信号输出端输出被乘数为逻辑O时的第一被乘数文字运算信号，所述的第一三值绝热多米诺文字运算电路的第二信号输出端输出被乘数为逻辑I时的第二被乘数文字运算信号，所述的第一三值绝热多米诺文字运算电路的第三信号输出端输出被乘数为逻辑2时的第三被乘数文字运算信号，所述的第二三值绝热多米诺文字运算电路的信号输入端接入乘数输入信号，所述的第二三值绝热多米诺文字运算电路的第一信号输出端输出乘数为逻辑O时的第一乘数文字运算信号，所述的第二三值绝热多米诺文字运算电路的第二信号输出端输出乘数为逻辑I时的第二乘数文字运算信号，所述的第二三值绝热多米诺文字运算电路的第三信号输出端输出乘数为逻辑2时的第三乘数文字运算信号。
4.根据权利要求3所述的一种三值绝热多米诺乘法单元，其特征在于所述的进位信号产生电路由第七PMOS管、第八PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二i^一 NMOS管和第二十二NMOS管组成，所述的第七PMOS管的源极、所述的第八PMOS管的栅极、所述的第十四NMOS管的漏极和所述的第二十NMOS管的漏极并接于所述的进位信号产生电路的互补高位进位信号输出端，所述的第十四NMOS管的源极、所述的第十五NMOS管的漏极和所述的第十八NMOS管的漏极连接，所述的第十五NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十六NMOS管的源极、所述的第十七NMOS管的漏极、所述的第十九NMOS管的源极与所述的第二十一 NMOS管的源极连接，所述的第十八NMOS管的源极与所述的第十九NMOS管的漏极连接，所述的第二十NMOS管的源极与所述的第二十一 NMOS管的漏极连接，所述的第八PMOS管的源极与所述的第 二十二 NMOS管的漏极并接于所述的进位信号产生电路的高位进位信号输出端，所述的第十四NMOS管的栅极为所述的进位信号产生电路的低位进位信号输入端，所述的第十五NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第十八NMOS管的栅极和所述的第二十NMOS管的栅极均与所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第十九NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第十六NMOS管的栅极和所述的第二十一 NMOS管的栅极均与所述的第二三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第七PMOS管的漏极、所述的第十七NMOS管的源极和所述的 第二十二 NMOS管的栅极并接于所述的第一时钟信号输入端，所述的第七PMOS管的栅极、所述的第十七匪OS管的栅极、所述的第八PMOS管的漏极和所述的第二十二 NMOS管的源极并接于所述的第二时钟信号输入端。
5.根据权利要求4所述的一种三值绝热多米诺乘法单元，其特征在于所述的本位积信号产生电路包括用于控制逻辑I产生的第一控制电路、用于控制逻辑2产生的第二控制电路和本位积信号输出电路，所述的第一控制电路由第九PMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管和第三i^一 NMOS管组成，所述的第九PMOS管的源极、所述的第二十三NMOS管的漏极、所述的第二十七NMOS管的漏极、所述的第二十九NMOS管的漏极和所述的第三十一 NMOS管的漏极并接于第一控制信号输出端，所述的第一控制信号输出端输出逻辑I信号的控制信号，所述的第二十三NMOS管的源极与所述的第二十四NMOS管的漏极连接,所述的第二十四NMOS管的源极、所述的第二十五NMOS管的漏极和所述的第二十八NMOS管的源极连接，所述的第二十五NMOS管的源极、所述的第二十六NMOS管的漏极和所述的第三十NMOS管的源极连接，所述的第二十七NMOS管的源极与所述的第二十八NMOS管的漏极连接,所述的第二十九NMOS管的源极、所述的第三十NMOS管的漏极和所述的第三十一 NMOS管的源极连接，所述的第二十九NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第二十三NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第二十七NMOS管的栅极与所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第三十一NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第一信号输出端连接，所述的第二十四NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第二十八NMOS管的栅极与所述的第二三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第二控制电路由第十PMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四i^一 NMOS管和第四十二 NMOS管组成，所述的第十PMOS管的源极、所述的第三十二 NMOS管的漏极、所述的第三十六NMOS管的漏极、所述的第三十八NMOS管的漏极和所述的第四十一 NMOS管的漏极并接于第二控制信号输出端，所述的第二控制信号输出端输出逻辑2信号的控制信号，所述的第三十二 NMOS管的源极与所述的第三十三NMOS管的漏极 连接，所述的第三十三NMOS管的源极、所述的第三十四NMOS管的漏极和所述的第三十七NMOS管的源极连接，所述的第三十四NMOS管的源极、所述的第三十五NMOS管的漏极和所述的第四十NMOS管的源极连接,所述的第三十六NMOS管的源极与所述的第三十七NMOS管的漏极连接，所述的第三十八NMOS管的源极与所述的第三十九NMOS管的漏极连接，所述的第四十一 NMOS管的源极与所述的第四十二 NMOS管的漏极连接，所述的第三十九NMOS管的源极、所述的第四十NMOS管的漏极和所述的第四十二 NMOS管的源极连接，所述的第三十二 NMOS管的栅极和所述的第三十八NMOS管的栅极均与所述的第一三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第三十六NMOS管的栅极和所述的第四十一 NMOS管的栅极均与所述的第一三值绝热多米诺文字运算电路的第三信号输出端连接，所述的第三十七NMOS管的栅极和所述的第三十九NMOS管的栅极均与所述的第二三值绝热多米诺文字运算电路的第二信号输出端连接，所述的第三十三NMOS管的栅极和所述的第四十二 NMOS管的栅极均与所述的第二三值绝热多米诺文字运算电路的第三信号输出端连接，所述的本位积信号输出电路由第十一 PMOS管、第十二 PMOS管和第四十三NMOS管组成，所述的第十一 PMOS管的栅极与所述的第一控制信号输出端连接，所述的第十二 PMOS管的栅极与所述的第二控制信号输出端连接，所述的第十一 PMOS管的源极、所述的第十二 PMOS管的源极和所述的第四十三NMOS管的漏极并接且其并接端为所述的本位积信号产生电路的本位积信号输出端，所述的第九PMOS管的栅极、所述的第十PMOS管的栅极、所述的第十二 PMOS管的漏极、所述的第二十六NMOS管的栅极、所述的第三十五NMOS管的栅极和所述的第四十三NMOS管的源极并接于所述的第二时钟信号输入端，所述的第九PMOS管的漏极、所述的第十PMOS管的漏极、所述的第二十六NMOS管的源极、所述的第三十五NMOS管的源极和所述的第四十三NMOS管的栅极并接于所述的第一时钟信号输入端，所述的第十一 PMOS管的漏极与所述的第三时钟信号输入端连接，所述的第二十五NMOS管的栅极和所述的第三十四NMOS管的栅极并接且其并接端为所述的本位积信号产生电路的互补低位进位信号输入端，所述的第三十NMOS管的栅极和所述的第四十NMOS管的栅极并接且其并接端为所述的本位积信号产生电路的低位进位信号输入端。
全文摘要
本发明公开了一种三值绝热多米诺乘法单元，包括第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、进位信号产生电路和本位积信号产生电路，第一三值绝热多米诺文字运算电路分别与进位信号产生电路和本位积信号产生电路连接，第二三值绝热多米诺文字运算电路分别与进位信号产生电路和本位积信号产生电路连接，进位信号产生电路的低位进位信号输入端与本位积信号产生电路的低位进位信号输入端连接；优点是在保证具有正确逻辑功能的前提下，结构简单，且与采用直流电源的三值常规多米诺乘法单元相比，其功耗节省约54%，与基于DTCTGAL电路设计的三值乘法单元相比，其晶体管数量减少约31%。
文档编号G06F7/523GK102902508SQ201210341718
公开日2013年1月30日 申请日期2012年9月14日 优先权日2012年9月14日
发明者汪鹏君, 杨乾坤, 郑雪松 申请人:宁波大学