专利名称：基于阈值逻辑的set/mos混合结构2位乘法器的制作方法
技术领域：
本实用新型涉及集成电路技术领域，特别是一种由纳米器件组成的基于阈值逻辑的SET/M0S混合结构2位乘法器。
背景技术：
随着集成电路的特征尺寸进入深亚微米，进ー步发展的阻カ不仅来源于制造エ艺，更多的是小尺寸、高密度集成所帯来的物理限制，如短沟道效应，强场效应，漏极导致势垒下降效应等。乘法器作为ー种重要的组合逻辑电路，在微处理器、数字信号处理器和图像引擎中有得到广泛的应用。传统的基于CMOS技术的乘法器由多级全加器和与门构成，需要消耗较多的CMOS晶体管，并且电路结构复杂，集成度不高。这些特点使得传统的乘法器设计方法不能够满足日益提高的集成电路的性能要求。
发明内容
本实用新型的目的是提供ー种基于阈值逻辑的SET/M0S混合结构2位乘法器。本实用新型采用以下方案实现ー种基于阈值逻辑的SET/M0S混合结构2位乘法器，其特征在于包括一异或门、一反相器、四个信号源、三个ニ输入阈值逻辑门、一个三输入阈值逻辑门以及一个四输入阈值逻辑门；所述的四个信号源的第一信号源与所述第一ニ输入阈值逻辑门的第一端、第三ニ输入阈值逻辑门的第一端、四输入阈值逻辑门的第一端连接；第二信号源与所述第一ニ输入阈值逻辑门的第二端、第二ニ输入阈值逻辑门的第二端、四输入阈值逻辑门的第二端连接；第三信号源与所述第二ニ输入阈值逻辑门的第一端、三输入阈值逻辑门的第一端连接；第四信号源与所述第三输入阈值逻辑门的第二端、三输入阈值逻辑门的第二端、四输入阈值逻辑门的第四端连接；所述第一ニ输入阈值逻辑门的输出端经所述反相器与所述三输入阈值逻辑门的第三输入端连接；所述ニ、三、四输入阈值逻辑门由SET/M0S混合电路构成。在本实用新型一实施例中，所述的SET/M0S混合电路包括一PMOS管，其源极接电源端Vdd ; — NMOS管，其漏极与所述PMOS管的漏极连接；以及ー SET管，其与所述NMOS管的源极连接。本实用新型仅由5个阈值逻辑门，I个反相器和I个异或门构成，共消耗7个PMOS管，7个NMOS管和6个SET。整个电路的平均功耗仅为46nW。与基于布尔逻辑的CMOS乘法器相比，管子数目大大減少，功耗显著降低，电路结构得到了进ー步的简化，有利于节省芯片的面积，提高电路的集成度，有望在微处理器、数字信号处理器和图像引擎中有得到广泛的应用。
图I为阈值逻辑门示意图。图2为多栅输入SET/M0S混合电路原理图。[0009]图3为基于阈值逻辑的SET/M0S乘法器原理图。图4a和图4b为乘法器的仿真特性曲线。
具体实施方式
以下结合附图及实施例对本实用新型做进ー步说明。如图3所示，本实施例提供ー种基于阈值逻辑的SETMOS混合结构2位乘法器，其特征在于包括ー异或门、一反相器、四个信号源、三个ニ输入阈值逻辑门、一个三输入阈值逻辑门以及ー个四输入阈值逻辑门；所述的四个信号源的第一信号源Atl与所述第一ニ输入阈值逻辑门的第一端、第三ニ输入阈值逻辑门的第一端、四输入阈值逻辑门的第一端连接；第二信号源Btl与所述第一ニ输入阈值逻辑门的第二端、第二ニ输入阈值逻辑门的第二端、 四输入阈值逻辑门的第二端连接；第三信号源A1与所述第二ニ输入阈值逻辑门的第一端、三输入阈值逻辑门的第一端连接；第四信号源B1与所述第三输入阈值逻辑门的第二端、三输入阈值逻辑门的第二端、四输入阈值逻辑门的第四端连接；所述第一ニ输入阈值逻辑门的输出端经所述反相器与所述三输入阈值逻辑门的第三输入端连接；所述ニ、三、四输入阈值逻辑门由SET/M0S混合电路构成，其阈值为I. 5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为I，否则输出为O。本实用新型是基于阈值逻辑进行乘法器的设计。阈值逻辑的逻辑过程比布尔逻辑复杂，能够用较少的管子实现更加复杂的逻辑功能。基于阈值逻辑的电路设计，有望增强电路的功能，提高电路的集成度。由于许多新型的纳米电子器件能够很好地支持基于阈值逻辑的设计方法，本实用新型选取了单电子晶体管(Single electron transistor, SET)来设计乘法器。作为新一代纳米电子器件的典型代表，SET在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，被认为是制造下一代低功耗、高密度超大規模集成电路理想的基本器件。单电子晶体管能够与CMOS硅エ艺相兼容的特点，使得SET/M0S混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在多值逻辑电路、模数/数模转换器电路、存储器电路等方面得到了广泛的应用。同吋，SET/M0S混合电路能够较好地实现阈值逻辑电路的设计，能进一步简化电路结构，降低功耗，提闻电路的性能。阈值逻辑的主要原理是根据输入的权重计算出总输入值，将总输入值与阈值进行比较得出输出逻辑。若总输入值大于等于阈值，则输出为1，否则为O。阈值逻辑要满足的逻辑方程为
η
) I, if T ia>eF(か懸-θ卜台(I)
O, otherwise其中Zfi为输入Zi对应的权重，/7为输入的个数，P为阈值。阈值逻辑门的示意图如图I所示。基于阈值逻辑的电路设计首先要确定电路的阈值逻辑表达式，关键是确定电路中各个输入的权重和电路的阈值。本实施例中，2位乘法器的输入为A1Atl和B凡，输出为Otl, O1, O2和O3，其满足的逻辑功能如真值表(表一)所示。由真值表可以得到各个输出的逻辑表达式如式(2)，(3)，
(4)所示。03，O2和Otl为线性函数，可以直接由阈值逻辑电路实现。因此，Otl, O2和O3的阈值逻辑表达式如式(6)，(7)，(8)所示。O1的实现可以通过先计算A1Btl和AtlB1,然后将A1Btl和AtlB1的计算结果连接到ー个异或门来实现。Oi=AaBi(2)Qi=( AiB ι) (AaB ι)(3)Οι=ΑιΒιΑ ^⑷Oi=AiBiAaBa(5)Oii=S go(Aa+B a -1.5)(6)0i=sgn(Ai+Bi+0^-2.5)(7)Oi = sgofAi+Bi+As+Bn— 3.5)(8)
权利要求1.ー种基于阈值逻辑的SET/MOS混合结构2位乘法器，其特征在于包括一异或门、一反相器、四个信号源、三个ニ输入阈值逻辑门、一个三输入阈值逻辑门以及一个四输入阈值逻辑门； 所述的四个信号源的第一信号源与所述第一ニ输入阈值逻辑门的第一端、第三ニ输入阈值逻辑门的第一端、四输入阈值逻辑门的第一端连接； 第二信号源与所述第一ニ输入阈值逻辑门的第二端、第二ニ输入阈值逻辑门的第二端、四输入阈值逻辑门的第二端连接； 第三信号源与所述第二ニ输入阈值逻辑门的第一端、三输入阈值逻辑门的第一端连接; 第四信号源与所述第三输入阈值逻辑门的第二端、三输入阈值逻辑门的第二端、四输入阈值逻辑门的第四端连接； 所述第一ニ输入阈值逻辑门的输出端经所述反相器与所述三输入阈值逻辑门的第三输入端连接；所述ニ、三、四输入阈值逻辑门由SET/MOS混合电路构成。
2.根据权利要求I所述的基于阈值逻辑的SET/MOS混合结构2位乘法器，其特征在于所述的SET/MOS混合电路包括 一 PMOS管，其源极接电源端Kdd ； 一 NMOS管，其漏极与所述PMOS管的漏极连接；以及 一 SET管，其与所述NMOS管的源极连接。
专利摘要本实用新型涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构2位乘法器仅由5个阈值逻辑门，1个反相器和1个异或门构成，共消耗7个PMOS管，7个NMOS管和6个SET。整个电路的平均功耗仅为46nW。与基于布尔逻辑的CMOS乘法器相比，管子数目大大减少，功耗显著降低,电路结构得到了进一步的简化，有利于节省芯片的面积，提高电路的集成度，有望在微处理器、数字信号处理器和图像引擎中有得到广泛的应用。
文档编号G06F7/523GK202453865SQ20122000149
公开日2012年9月26日 申请日期2012年1月5日 优先权日2012年1月5日
发明者何明华, 陈寿昌, 陈锦锋, 魏榕山 申请人:福州大学