用于usb2.0高速的时钟数据恢复电路的制作方法
【专利摘要】本发明公开了一种用于USB2.0高速的时钟数据恢复电路，包括：采样电路，对串行数据在1bit周期内采样5次得到5bit数据，并将其传送给数据判定电路；所述数据判定电路，根据输入的5bit数据，生成1bit数据和数据控制信号，然后将其送入弹性缓冲电路；所述弹性缓冲电路，用于补偿收发端的数据时钟差异，在所述数据控制信号的控制下，对输入的1bit数据进行处理，得到恢复出来的串行数据。本发明能够实现最大±40%的数据偏差的容忍度，从中正确的恢复数据。
【专利说明】用于USB2.0高速的时钟数据恢复电路
【技术领域】
[0001]本发明涉及USB (Universal Serial Bus通用串行总线)领域,特别是涉及一种用于USB2.0高速的时钟数据恢复电路。
【背景技术】
[0002]USB接口具有传输速度更快，支持热插拔以及连接多个设备的特点。目前已经在各类外部设备中被广泛的采用，成为应用最为广泛的接口设备之一。USB2.0高速的传输协议已经得到广泛的支持，各种移动存储设备几乎都能够支持USB2.0高速，应用非常广泛。USB协议能够实现无时钟的数据传输，在接收端正确的恢复数据是USB协议实现的重要部分。其中，时钟数据恢复电路是USB2.0高速必不可少的组成部分。
【发明内容】
[0003]本发明要解决的技术问题是提供一种用于USB2.0高速的时钟数据恢复电路，能够实现最大±40%的数据偏差的容忍度，从中正确的恢复数据。
[0004]为解决上述技术问题，本发明的用于USB2.0高速的时钟数据恢复电路，包括:
[0005]采样电路，对串行数据在Ibit周期内采样5次得到5bit数据，并将其传送给数据判定电路；
[0006]所述数据判定电路，根据输入的5bit数据，生成Ibit数据和数据控制信号，然后将其送入弹性缓冲电路；
[0007]所述弹性缓冲电路，用于补偿收发端的数据时钟差异；在所述数据控制信号的控制下，对输入的Ibit数据进行处理，得到恢复出来的串行数据。
[0008]本发明基于USB2.0高速的过采样实现方式，通过对过采样数据的判定从中抽取时钟信息，并恢复出正确的数据。本发明通过保留上一次的采样信息，结合当前采样信息进行判断，通过数据补偿过或者删除，能够容忍最大到±40%的数据宽度误差，非常有效的容忍在各种传输环境下的干扰，使得数据的正确传输得到保证。
【专利附图】
【附图说明】
[0009]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0010]图1是时钟数据恢复电路原理框图；
[0011]图2是图1中数据判定电路原理框图；
[0012]图3是图1中弹性缓冲电路原理框图；
[0013]图4是数据选择算法示意图。
【具体实施方式】
[0014]参见图1所示，所述时钟数据恢复电路，包括:采样电路，数据判定电路，弹性缓冲电路。
[0015]所述采样电路，对串行数据在Ibit (比特位)周期内采样5次得到5bit数据，并将其传送给所述数据判定电路。
[0016]所述数据判定电路，根据输入的5bit数据，生成Ibit数据和数据控制信号，然后送入所述弹性缓冲电路。
[0017]所述弹性缓冲电路，用于补偿收发端的数据时钟差异；在所述数据控制信号的控制下，对输入的Ibit数据进行处理，得到恢复出来的串行数据。
[0018]结合图2所示，所述数据判定电路，包括:数据翻转判定电路，数据翻转保存电路，数据相位选择器和数据选择器。
[0019]所述数据翻转判定电路，根据输入的5bit数据判定是否存在0，I之间的数据翻转，若存在数据翻转，则产生数据翻转信息并将其传送给数据翻转保存电路和数据相位选择器；将输入的5bit数据传送到所述数据选择器中等待选择。
[0020]所述数据翻转保存电路，对所述数据翻转信息进行保存。
[0021]所述数据相位选择器，根据所述数据翻转保存电路保存的上一次的数据翻转信息和当前的数据翻转信息计算当前数据的数据选择信号并将其传送给所述数据选择器，且生成数据控制信号输出。若不存在数据翻转，则继续使用上一次的数据选择信号。所述数据控制信号包含“增加，减少，不变”三种信息。
[0022]所述数据选择器，根据所述数据选择信号在5bit数据中选择Ibit数据输出。
[0023]再结合图3所示，所述弹性缓冲电路，包括弹性缓冲器和掩码逻辑电路。
[0024]所述弹性缓冲器对所述数据判定电路的数据选择器输出的Ibit数据进行缓存，并在所述数据控制信号的控制下对该Ibit数据进行数据增加或移除，然后将数据输出至所述掩码逻辑电路。
[0025]所述掩码逻辑电路将所述弹性缓冲器不输出的数据归零，然后进行异或整合成Ibit数据，得到恢复出来的串行数据输出。
[0026]参见图4所示，所述数据判定电路进行数据判定的方法如下:
[0027]定义D4?DO为采样数据，其中D4为最早采样数据，DO为最后采样数据，D0’为上一次最后采样的DO数据。P4?PO为数据翻转信息。其中P4=D0’异或D4，P3=D4异或D3，P2=D3异或D2，P1=D2异或D1，P0=D1异或DO。P4’?PO’为上一次采样得到的翻转信息。
[0028]采样原则如下，从左到右搜寻P4?PO，首先出现I的断定为翻转，然后生成数据选择信号。P4=l，选择D2 ;P3=1，选择Dl ;P2=1，选择DO ;P1=1，选择D4 ;P0=1，选择D3 ;如果P4?PO均为O，则数据选择信号不变。在P4?PO进行从左向右搜寻的同时，P4’?PO’从右向左搜寻。如果P0’=1，同时P2首先为1，则生成的数据控制信号为“增加”;如果Pl’=l，同时Ρ3或者Ρ2首先为1，则生成的数据控制信号为“增加”；如果Ρ2’ =1，同时Pl或者PO首先为1，则生成的数据控制信号为“减少”;如果P3’=l，同时Pl首先为1，则生成的数据控制信号为“减少”;其他情况生成的数据控制信号为“不变”。
[0029]以上通过【具体实施方式】对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种用于USB2.0高速的时钟数据恢复电路，其特征在于，包括: 采样电路，对串行数据在Ibit周期内采样5次得到5bit数据，并将其传送给数据判定电路； 所述数据判定电路，根据输入的5bit数据，生成Ibit数据和数据控制信号，然后将其送入弹性缓冲电路； 所述弹性缓冲电路，用于补偿收发端的数据时钟差异；在所述数据控制信号的控制下，对输入的Ibit数据进行处理，得到恢复出来的串行数据。
2.如权利要求1所述的时钟数据恢复电路，其特征在于，所述数据判定电路，包括: 数据翻转判定电路，根据输入的5bit数据判定是否存在O，I之间的数据翻转，若存在数据翻转，则产生数据翻转信息并将其传送给数据翻转保存电路和数据相位选择器；将输入的5bit数据传送到数据选择器中等待选择； 所述数据翻转保存电路，对所述数据翻转信息进行保存； 所述数据相位选择器，根据所述数据翻转保存电路保存的上一次的数据翻转信息和当前的数据翻转信息计算当前数据的数据选择信号并将其传送给所述数据选择器，且生成数据控制信号输出；若不存在数据翻转，则继续使用上一次的数据选择信号； 所述数据选择器，根据所述数据选择信号在5bit数据中选择Ibit数据输出。
3.如权利要求1所述的时钟数据恢复电路，其特征在于:所述数据控制信号包含“增加，减少，不变”三种信息。
4.如权利要求1至3中任一所述的时钟数据恢复电路，其特征在于，所述弹性缓冲电路，包括: 弹性缓冲器，对所述数据判定电路的数据选择器输出的Ibit数据进行缓存，并在所述数据控制信号的控制下对该Ibit数据进行数据增加或移除，然后将数据输出至掩码逻辑电路； 所述掩码逻辑电路，将所述弹性缓冲器不输出的数据归零，然后进行异或整合成Ibit数据，得到恢复出来的串行数据输出。
5.如权利要求1至3中任一所述的时钟数据恢复电路，其特征在于，所述数据判定电路采用如下方式进行数据判定: 定义D4~DO为采样数据，其中，D4为最早采样数据，DO为最后采样数据，D0’为上一次最后采样的DO数据；P4~PO为数据翻转信息，其中P4=D0’异或D4，P3=D4异或D3，P2=D3异或D2，P1=D2异或D1，P0=D1异或DO ;P4’~PO’为上一次采样得到的翻转信息； 采样原则如下，从左到右搜寻P4~PO，首先出现I的断定为翻转，然后生成数据选择信号;P4=1，选择D2 ;P3=1，选择Dl ;P2=1，选择DO ;P1=1，选择D4 ;P0=1，选择D3 ;如果P4~PO均为0，则数据选择信号不变； 在P4~PO进行从左向右搜寻的同时，P4’~PO’从右向左搜寻，如果PO’ =1，同时P2首先为1，则生成的数据控制信号为“增加；如果Ρ1 =1，同时P3或者P2首先为1，则生成的数据控制信号为“增加”；如果P2’ =1，同时Pl或者PO首先为1，则生成的数据控制信号为“减少”;如果P3’ =1，同时Pl首先为1，则生成的数据控制信号为“减少”;其他情况生成的数据控制信号为“不变”。
【文档编号】G06F13/40GK104050128SQ201310078979
【公开日】2014年9月17日 申请日期:2013年3月13日 优先权日:2013年3月13日
【发明者】薛重阳 申请人:上海华虹集成电路有限责任公司