一种基于m序列发生器的本原多项式伪随机序列发生器的制造方法
【专利摘要】本发明公开了一种基于m序列发生器的本原多项式伪随机序列发生器，包含设置本原多项式单元、多进制M比特参数设置单元、线性反馈逻辑单元、移位寄存器单元，还包含加法运算单元、常数累加单元、模2M运算单元，加法运算单元对线性反馈逻辑单元的输出结果与常数累加单元中的常数项进行加法运算，并将结果输入到模2M运算单元，模2M运算单元的输出与移位寄存器单元的输入连接，移位寄存器单元的输出与线性反馈逻辑单元的输入连接，从而迭代产生M比特伪随机数组成的多进制伪随机序列。本发明通过简单的数学运算，能够得到周期为原m序列周期的2M-1或2M-2倍的多进制伪随机数组成的伪随机序列，增强了采用伪随机序列通信设备的安全性。
【专利说明】一种基于m序列发生器的本原多项式伪随机序列发生器
【技术领域】
[0001]本发明涉及通信的遥控遥测领域，尤其涉及数字信息传输系统中的扩谱通信技术，是一种伪随机序列发生器的实现方法。
技术背景
[0002]伪随机序列具有类似随机噪声的某些统计特性，同时又能够重复产生。由于它具有随机噪声的优点，又避免了随机噪声的缺点，因此伪随机序列现已广泛地应用于许多重要领域，如密码学、扩频通讯、导航、现代战争中的电子对抗技术等等。
[0003]如图2所示，常用的伪随机序列为m序列，是最长线性反馈移位寄存器序列的简称，通常我们采用反馈移位寄存器来产生。我们常常希望用尽可能少的级数产生尽可能长的序列，一个N(N>=2，N为自然数)级线性反馈移位寄存器产生的序列最长周期等于(2N-1)，例如:4级反馈线性移存器产生的序列的周期最长为15，其对应的本原多项式常用的为x4+x+l。一般，只要找到本原多项式，我们就能由它构成m序列发生器。在制作m序列发生器时，移位寄存器反馈线的数目直接决定于本原多项式的项数，为了使m序列发生器的组成尽量简单，我们希望使用项数最少的本原多项式，但是寻找本原多项式并不是很简单的，经过前人的大量计算，也仅仅找到了部分本原多项式，其生成序列的周期也为有限的，且每一个本原多项式只对应一个伪随机序列。然而，在实际应用中，比如在作战时跳频通信系统采用m序列来进行频点的跳变控制，发送控制代码对无人机进行操控，由于m序列的周期性有限，在敌方截获我方地面所发的控制信号后，经过短时间的检测，其跳频图案规律易被识别，从而对我方的通信系统产生致命的打击，有可能决定战争的胜负；同样，在密码学中对信息进行加密处理也要求所需的伪随机序列周期尽可能长，从而降低被敌方破解的概率。现代的信息战争对通信设备的抗干扰技术要求越来越高，而伪随机序列的产生即是通信抗干扰技术中一个最为关键的要素。这一迫切的作战需求要求我们使用项数尽量少的本原多项式来构造周期更长、个数更多的伪随机序列，从而满足快速发展的信息对抗战争的要求。
【发明内容】
[0004]本发明的发明目的在于在已知m序列本原多项式的基础上产生周期更长、种类更多的多进制(M (M>=2，M为自然数)比特)伪随机数组成的伪随机序列，降低伪随机序列实现长周期性的复杂度。
[0005]本发明的发明目的通过以下技术方案实现:
[0006]—种基于m序列发生器的本原多项式伪随机序列发生器,包含设置本原多项式单元、多进制M比特参数设置单元、线性反馈逻辑单元、移位寄存器单元，其特征在于还包含加法运算单元、模2M运算单元，其中设置本原多项式单元根据m序列选择设置本原多项式，从而决定线性反馈移位寄存器单元结构；
[0007]多进制M比特参数设置单元根据用户需求进行设置，对应于数学的赋值运算；[0008]线性反馈逻辑单元将线性移位寄存器单元中对应于m序列本原多项式相应的寄存器中M比特伪随机数的实际值送入加法运算单元；
[0009]加法运算单元即对线性反馈逻辑单元输送到加法运算单元的值进行加法运算并将结果输入到模2M运算单元；
[0010]模2M运算单元的输出与移位寄存器单元的输入连接，移位寄存器的输出与线性反馈逻辑单元的输入连接，从而迭代产生M比特伪随机数组成的多进制伪随机序列。
[0011]进一步，包含常数累加单元，常数累加单元中设有常数项，加法运算单元对线性反馈逻辑单元的输出结果与常数累加单元中的常数项进行加法运算，再输入模2M运算单元。
[0012]依据上述特征，常数累加单元中设置的常数项为C(C=I)。
[0013]或者常数累加单元中设置的常数项为偶数G，G E [0，2m-1]。
[0014]与现在技术相比，本发明的有益效果在于本伪随机序列发生器基于m序列发生器的本原多项式，通过简单的数学运算，能够得到周期为原m序列周期的2s1-1或2m_2倍的多进制(M比特)伪随机数组成的伪随机序列，且加法运算中偶数不同时能生成不同的伪随机序列，此方法简单易行，在跳频通信、加密通信等抗干扰通信设备中不易被敌方截获，提高了采用伪随机序列系统的可靠性，增强了采用伪随机序列通信设备的安全性。
【专利附图】
【附图说明】
[0015]图1为本发明的基本框图
[0016]图2为现有m序列发生器电路图(周期为225_1，本原多项式x25+x3+l)
[0017]图3为实施例一中的伪随机序列发生器的电路图
[0018]图4为实施例二中的伪随机序列发生器的电路图
[0019]图5为实施例三中的伪随机序列发生器的电路图
【具体实施方式】
[0020]如图1所示，本发明提供了基于m序列本原多项式的M比特伪随机数组成的多进制伪随机序列发生器，包括:设置本原多项式单元、多进制M比特参数设置单元、加法运算单元、模2*运算单元、线性反馈逻辑单元、移位寄存器单元，常数累加单元。其中，根据不同的m序列选择设置不同的本原多项式，从而决定不同的线性反馈移位寄存器单元结构；而后设置多进制比特参数M，线性反馈逻辑单元输入端按照m序列本原多项式的反馈函数与移位寄存器单元的状态输入端以及模2M运算单元对应连接；而后经过加法运算单元，加法运算单元的输出结果输送到常数累加单元和模2*运算单元，模2M运算单元的输出与移位寄存器单元的输入连接，移位寄存器的输出与线性反馈逻辑单元的输入连接，从而迭代产生M 比特伪随机数组成的多进制伪随机序列。下面根据附图和实施例对本发明作进一步详细说明(以本原多项式x25+x3+l为例，其他m序列的本原多项式类似): [0021]实施例1
[0022]如图3所示，m序列发生器中的将现有的模2运算转换成加法运算，在送入线性移位寄存器反馈输入端时进行模2M运算，生成周期为2(21)的多进制(M比特)伪随机数组成的伪随机序列，且M比特伪随机数在[0，2m-1]区间内遍历。
[0023]实施例2[0024]如图4所示，m序列发生器的将现有的模2运算转换成加法运算，所得到的值与偶数G相加，G e [O, 2m-1]，在送入线性移位寄存器反馈输入端时进行模2M运算，生成周期为 )的多进制(M比特)伪随机数组成的伪随机序列，根据G的取值范围生成2M_i个不同的伪随机序列，且M比特伪随机数在[0，2m-1]区间内遍历。
[0025]实施例3
[0026]如图5所示m序列发生器中将现有的模2运算转换成加法运算，所得到的值与常数C(C=1)相加，在送入线性移位寄存器反馈输入端时进行模2M运算，生成周期为2m_2 (2n-1)的多进制(Μ比特)伪随机数.组成的伪随机序列。
【权利要求】
1.一种基于m序列发生器的本原多项式伪随机序列发生器，包含设置本原多项式单 元、多进制M比特参数设置单元、线性反馈逻辑单元、移位寄存器单元，其特征在于还包含 加法运算单元、模2M运算单元，其中设置本原多项式单元根据m序列选择设置本原多项式， 从而决定线性反馈移位寄存器单元结构；多进制M比特参数设置单元根据用户需求进行设置，对应于数学的赋值运算；线性反馈逻辑单元将线性移位寄存器单元中对应于m序列本原多项式相应的寄存器 中M比特伪随机数的实际值送入加法运算单元；加法运算单元即对线性反馈逻辑单元输送到加法运算单元的值进行加法运算并将结 果输入到模2M运算单元；模2M运算单元的输出与移位寄存器单元的输入连接，移位寄存器的输出与线性反馈逻 辑单元的输入连接，从而迭代产生M比特伪随机数组成的多进制伪随机序列。
2.根据权利要求1所述的一种基于m序列发生器的本原多项式伪随机序列发生器，其 特性在于还包含常数累加单元，常数累加单元中设有常数项，加法运算单元对线性反馈逻 辑单元的输出结果与常数累加单元中的常数项进行加法运算，再输入模2M运算单元。
3.根据权利要求2所述的一种基于m序列发生器的本原多项式伪随机序列发生器，其 特征在于所述常数累加单元中设置的常数项为C(C=I)。
4.根据权利要求2所述的一种基于m序列发生器的本原多项式伪随机序列发生器，其 特征在于所述常数累加单元中设置的常数项为偶数G，G e [O，2m-1]。
【文档编号】G06F7/58GK103440119SQ201310284355
【公开日】2013年12月11日 申请日期:2013年7月8日 优先权日:2013年7月8日
【发明者】李金喜, 陈顺方, 丁勇飞, 徐丁海, 李裕, 方正 申请人:中国航空无线电电子研究所