Plc系统中的数据处理装置和方法
【专利摘要】本发明提供了一种可编程逻辑控制器（PLC）系统，并且尤其是提供了一种PLC系统中的数据处理装置和方法。在可编程逻辑控制器（PLC）系统的数据处理方法中，将第一伪代码数据输出至具有用于有效数据输出的片选信号的区域。在输出所述第一伪代码数据之后，输出所述有效数据。并且在完成了所述有效数据的输出时输出第二伪代码数据。
【专利说明】PLC系统中的数据处理装置和方法
【技术领域】
[0001]本公开涉及一种可编程逻辑控制器(PLC)系统，并且尤其涉及PLC系统中的数据处理装置和方法。
【背景技术】
[0002]在使用具有有限的输入和输出(I/O)端口的微处理单元(MPU)的PLC系统中，当I/O点增加时，可以通过使用具有信息存储功能的触发器和缓冲器而来扩展I/O端口。此时，将数据以及时钟信号或允许信号施加至触发器和缓冲器。在扩展输出端口的情况下，数据和时钟信号被施加至触发器。该时钟信号可以通过由使用逻辑电路将写入(WR)信号和片选(CS)信号组合而生成。为了增强该逻辑电路的耐噪声能力，可以增加用于避开噪声的旁路电容器。
[0003]由于该电容器和该逻辑电路，这种电路设计类型可能会导致信号延迟。除此之外，所输出的可能不是所期望的待输出到数据总线的数据，而是下一个数据或转换过程中的数据。
[0004]图1是现有技术的PLC程序的运行流程图，并且图2是根据现有技术的时钟信号的时序图。
[0005]参考图1和图2，MPU首先以PLC系统的运行模式执行初始运行(操作S10)。
[0006]MPU收集待在执行使用PLC程序的运行模式中所使用的输入数据，并且执行输入像区刷新操作来将所收集的数据存储在输入像区中(操作S20)。
[0007]MPU可以基于预设程序来执行该操作模式，并且将根据该程序的特性而输入的数据存储在输入像区中。这里，可以实时更新输入像区中的操作结果(操作s30)。
[0008]MPU可以执行输出像区刷新操作来将根据该程序的特性存储在输出像区中的数据发送至输出端口或输出缓冲器(操作s40)。
[0009]如上所述，当存储在输出像区中的数据被发送至输出端口或输出缓冲器时，片选I(CSl)信号以及WR信号转变为低电平，其中如图2所示，片选I (CSl)信号是与缓冲器对应的地址指定信号，并且从或门输出的时钟信号同样转变为低电平。由于所增加的电容器对该逻辑电路的影响，如参考数字210，在该时钟信号的下降时刻和上升时刻与该WR信号的下降时刻和上升时刻之间会发生延迟210a和延迟210b。因而，对应于该延迟的出现，更新到输出Q上的数据220可能是无效的。
[0010]即，尽管MPU的时钟速度增加了，但是用于增加耐噪声能力的电容器和用于生成时钟信号的逻辑门引起了信号延迟。因此，在所期望输出的有效数据和实际输出的数据之间可能会发生错误。
【发明内容】
[0011]考虑到在PLC系统中在数据处理时发生的延迟，本发明实施例提供了用于处理数据的可编程逻辑控制器(PLC)系统中的数据处理装置和方法。[0012]本发明实施例还提供了一种用于根据PLC系统的操作来提高数据的可靠性并且易于获取有效数据的数据处理装置和方法。
[0013]在一个实施例中，可编程逻辑控制器(PLC)系统中的数据处理方法包括:将第一伪代码数据输出至具有用于有效数据输出的片选信号的区域；在输出所述第一伪代码数据之后输出所述有效数据；以及在完成了所述有效数据的输出时输出第二伪代码数据。
[0014]在以下的附图和说明中阐明了一个或更多个实施例的细节。从该描述和附图以及从权利要求，其他特征将是显而易见的。
【专利附图】
【附图说明】
[0015]图1是现有技术的可编程逻辑控制器(PLC)程序的运行流程图。
[0016]图2是根据现有技术的时钟信号的时序图。
[0017]图3是用于在一个典型的PLC系统中输出数据的硬件结构方块图。
[0018]图4是输出缓冲器的示例性的逻辑图和功能表。
[0019]图5是根据本发明实施例的在PLC系统中的数据处理的运行流程图。
[0020]图6是根据本发明实施例的用于处理输入数据和输出数据的示例性的程序代码。
[0021]图7是根据本发明实施例的时序图。
【具体实施方式】
[0022]现在将详细参照本公开的实施例，其示例在附图中示出。
[0023]应当理解，在说明书和所附的权利要求中使用的术语不应被解释为限于一般的和字典上的含义，而应当在容许发明人以最佳解释来恰当地定义术语的原则的基础上基于与本发明的技术方案对应的含义和概念来解释。
[0024]因此，由于在这里提出的说明仅仅是用于阐释目的的优选示例，而不旨在限制本发明的范围，所以应当理解，可以对其做出其他等同方案和修改而不背离本发明的精神和范围。
[0025]将参考附图来详细描述根据本发明实施例的可编程逻辑控制器(PLC)系统中的数据处理装置和方法。然而，本发明可以以多种不同的形式来体现并且不应被解释为限于在这里阐明的实施例；而是，通过增加、修改和变化能够容易地导出被包含在其他退步的发明中的或落入本公开的精神和范围之内的可选的实施例，并且其将向本领域技术人员完全表达出本发明的概念。
[0026]图3是根据本发明实施例的用于PLC系统中的数据输出的硬件结构方块图，并且图4是输出缓冲器的示例性的逻辑图和功能表。
[0027]参考图3和图4，为了生成PLC系统中的待输入至输出缓冲器110的时钟信号，将从微处理单元(MPU) 120输出的地址、片选(CS)信号以及写入(WR)信号输入至或门130。为了使该时钟信号为低电平(低)，要求地址、片选CS信号以及WR信号为低。S卩，如图2所示，在输出缓冲器是D触发器的情况下，在时钟信号上升时，输入D可以被转换为输出Q。
[0028]在时钟信号由低电平上升为高电平(高)时，数据总线上的值被输出至输出缓冲器110，并随后输出至光耦合器140以控制光耦合器140的切换操作。
[0029]图5是根据本实施例的在PLC系统中的数据处理的操作流程图。图6是根据本实施例的用于处理输入数据和输出数据的示例性的程序代码。图7是根据本实施例的时序图。
[0030]参考图5，在根据本实施例的在PLC系统中的数据处理操作中，在程序运行期间在通过输出缓冲器来执行数据输出操作之前，MPU120禁止中断(操作S510)。通过MPU120对该中断所执行的禁止用于防止其他中断占用该数据总线。
[0031]随后，在将有效值写入该输出缓冲器(操作S520)时，MPU120可以输出伪代码数据(第一伪代码数据)以用于在CS信号期间输出任意数据。可以在输出该有效值之前通过数据总线输出第一伪代码数据。
[0032]即，控制代码610从存储器(未显示)中被读取，其在第二总线周期开始之前在第一总线周期期间优先地输出作为伪代码的数据。在第二总线周期期间，有效数据被输出至图7中的CSl区域中。
[0033]当在第一总线周期期间完成了第一伪代码数据输出时，MPU120可以在第二总线周期期间从存储器读取控制代码610从而输出该有效数据。即，MPU120可以读取控制代码620以用于输出如图6所示的有效数据并且将数据输出至相应的地址(操作S530)。
[0034]类似于在数据实际输出之前被输出至相应的地址的第一伪代码数据的情形，即使在该数据被实际输出之后，MPU120也输出伪代码数据(第二伪代码数据)(操作S540)。为防止数据总线的变化，可以输出第二伪代码数据。从而，可以阻止由于在时钟信号的上升沿的数据变化而发生的错误输出并且能够输出稳定的数据。
[0035]第一伪代码、第二伪代码以及有效数据被输出至其上的区域CSl可以是相同的，但是输出地址可以是不同的。另外，可以在与输出有效数据的时钟周期的数量一样多的周期期间输出第一伪代码数据和第二伪代码数据。
[0036]在完成数据输出时，通过在初始操作中允许该被禁用的中断，MPU120可以返回至正常状态(操作S550)。
[0037]如图7所示，在通过使用伪代码将数据输出进CSl区域中时，可以在数据总线的稳定状态下通过将有效数据输出至期望输出的区域以生成时钟信号。此时，即使时钟信号延迟，在输出有效数据后，通过使用额外的伪代码，有效数据也被输入至CSl区域。随后可以将该有效数据存储在缓冲器中。
[0038]尽管参照本公开的数个图示的实施例对其进行了描述，但应理解的是，本领域技术人员能够设想出落入本公开原理的精神和范围内的很多其他改进和实施例。尤其是，在本公开、附图和所附权利要求的范围之内的零部件和/或主题组合布置可以有各种变化和改进。对本领域技术人员来说，除了零部件和/或布置的变形和改进，替代方案的使用也是显而易见的。
【权利要求】
1.一种可编程逻辑控制器系统中的数据处理方法，包括: 将第一伪代码数据输出至具有用于有效数据输出的片选信号的区域； 在输出所述第一伪代码数据之后输出所述有效数据；以及 在完成了所述有效数据的输出时输出第二伪代码数据。
2.根据权利要求1的数据处理方法，其中所述第一伪代码数据和所述第二伪代码数据的周期与所述有效数据输出的周期相同。
3.根据权利要求1的数据处理方法，其中所述第一伪代码数据和所述第二伪代码数据在与所述有效数据不同的地址处被读取和输出。
4.根据权利要求1的数据处理方法，进一步包括在输出所述第一伪代码数据之前禁用中断。
5.根据权利要求4的数据处理方法，进一步包括在输出所述第二伪代码信号时允许所禁用的中断。
6.一种数据处理装置，包括: 微处理单元，其从数据输入单元的输入区域读取有效数据，对所述有效数据添加伪代码数据，并且将添加了所述伪代码数据的有效数据输出至输出缓冲器中；以及 存储器，其存储用于输出所述伪代码数据和所述有效数据的代码数据和地址信息。
7.根据权利要求6的数据处理装置，其中所述微处理单元基于来自所述存储器的所述有效数据的地址、片选信号以及写入信号来输出数据。
8.根据权利要求6的数据处理装置，其中所述微处理单元在所述有效数据被输出之前输出第一伪代码数据，并且在所述有效数据被输出之后输出第二伪代码数据。
9.根据权利要求8的数据处理装置，其中所述第一伪代码数据和所述第二伪代码数据的周期与所述有效数据输出的周期相同。
10.根据权利要求8的数据处理装置，其中所述微处理单元在所述第一伪代码数据被输出之前禁用中断。
11.根据权利要求8的数据处理装置，其中在所述有效数据输出的周期之前和之后，所述微处理单元输出周期与所述有效数据输出的周期相同的所述第一伪代码数据和所述第二伪代码数据。
【文档编号】G06F13/42GK103838701SQ201310553999
【公开日】2014年6月4日 申请日期:2013年11月8日 优先权日:2012年11月22日
【发明者】朴朝东 申请人:Ls产电株式会社