一种配置文件的加载装置与方法
【专利摘要】本申请提供了一种配置文件的加载装置与方法，该装置包括：微处理单元现场可编程门阵列FPGA芯片和微处理单元MCU，其中，FPGA芯片用于在对FPGA芯片进行上电之后，建立MCU和FPGA芯片之间的PCIe链路，以便通过PCIe链路加载配置文件；在PCIe链路建立失败的情况下，触发MCU复位；通过MCU和FPGA芯片之间的数据总线从MCU获取配置文件，并加载配置文件。本申请能够提高加载配置文件的效率。
【专利说明】一种配置文件的加载装置与方法
【技术领域】
[0001]本申请涉及电路领域，特别是涉及一种配置文件的加载装置与方法。
【背景技术】
[0002]目前，对于包含现场可编程门阵列(Field — Programmable Gate Array,FPGA)芯片的多处理器板卡，可以通过快速外设组件互联标准(Peripheral ComponentInterconnection Express,PCI Express,PCIe)通道对FPGA芯片进行配置文件的加载(t匕特bit文件的加载)。
[0003]图1示出了为一种包含FPGA芯片的多处理器板卡，该板卡包括微控制单元(MicroControl Unit, MCU)、FPGA 芯片和串行外围设备接口闪存(serial peripheral interfaceflash, SPI flash)。如果选择使用PCIe链路(PCIe link)进行配置文件的加载，FPGA芯片需要先通过SPI flash加载一个只包含PCIe link的小bit文件，即，通过SPI flash加载部分配置文件，然后，在与处理器(例如，MCU)建立PCIe link之后，再通过PCIe链路加载剩下的bit文件(即，剩余的配置文件)。
[0004]由于PCIe链路在上电IOOms之内必须建立链接(link)，PCIe链路容易受到系统进程失效和/或SPI flash加载文件损坏的影响，当出现这些情况时,板卡功能会失效。在板卡通过PCIe加载配置文件失败之后，目前的解决方式是对板卡进行复位，重新开始加载流程；如果SPI flash加载文件损坏导致配置文件加载失败，则只能对板卡进行返厂维修。
【发明内容】
[0005]本申请所要解决的技术问题是提供一种配置文件的加载装置与方法，能够提高加载配置文件的效率。
[0006]为了解决上述问题，本申请公开了一种配置文件的加载装置，包括:微处理单元现场可编程门阵列FPGA芯片和微处理单元MCU，其中，FPGA芯片用于在对FPGA芯片进行上电之后，建立MCU和FPGA芯片之间的PCIe链路，以便通过PCIe链路加载配置文件；在PCIe链路建立失败的情况下，触发MCU复位；通过MCU和FPGA芯片之间的数据总线从MCU获取配置文件，并加载配置文件。
[0007]优选地，FPGA芯片还用于在PCIe链路建立失败的情况下，向MCU发送低电平的第一指示信号，其中，第一指示信号用于触发MCU复位。
[0008]优选地，上述装置还包括:三态芯片，其中，三态芯片的输出端与FPGA芯片的模式配置管脚相连，三态芯片的输入为第一指示信号，当第一指示信号为低电平时，模式配置管脚的值为第一预定值；FPGA芯片用于在模式配置管脚的值为第一预定值的情况下，通过MCU和FPGA芯片之间的数据总线获取配置文件。
[0009]优选地，FPGA芯片还用于在PCIe链路建立成功的情况下，向MCU发送高电平的第
一指不信号。
[0010]优选地，上述装置还包括:三态芯片，其中，三态芯片的输出端与FPGA芯片的模式配置管脚相连，三态芯片的输入为第一指示信号，当第一指示信号为高电平时，模式配置管脚的值为第二预定值；FPGA芯片用于在模式配置管脚的值为第二预定值的情况下，通过PCIe链路获取配置文件。
[0011]优选地，第一指示信号是MCU的通电复位POR管脚的POR信号。
[0012]为了解决上述问题，本申请公开了一种配置文件的加载方法，包括:在对现场可编程门阵列FPGA芯片进行上电之后，建立微处理单元MCU和FPGA芯片之间的PCIe链路，以便通过PCIe链路加载配置文件；在PCIe链路建立失败的情况下，触发MCU复位；通过MCU和FPGA芯片之间的数据总线从MCU获取配置文件，并加载配置文件。
[0013]优选地，在PCIe链路建立失败的情况下，触发MCU复位，包括:在PCIe链路建立失败的情况下，向MCU发送低电平的第一指示信号，第一指示信号用于触发MCU复位。
[0014]优选地，通过MCU和FPGA芯片之间的数据总线从MCU获取配置文件，并加载配置文件，包括:确定FPGA芯片的模式配置管脚的值为第一预定值，其中，当第一指示信号为低电平时，模式配置管脚的值为第一预定值；在模式配置管脚的值为第一预定值的情况下，通过MCU和FPGA芯片之间的数据总线获取配置文件，并加载配置文件。
[0015]优选地，在PCIe链路建立成功的情况下，向MCU发送高电平的第一指示信号。
[0016]与现有技术相比，本申请具有以下优点:
[0017]在现有技术中，当PCIe链路建立失败时，需要通过对板卡进行复位或返厂维修来重新对FPGA芯片的配置文件进行加载。在本实施例中，当PCIe链路建立失败时，通过MCU和FPGA芯片之间的数据总线获取配置文件，无需重新对板卡进行复位或返厂维修，提高了加载配置文件的效率。
【专利附图】
【附图说明】
[0018]图1是根据现有技术的一种包含FPGA芯片的多处理器板卡的示意图；
[0019]图2是根据本发明实施例一的配置文件的加载装置的结构框图；
[0020]图3是根据本发明实施例一的配置文件的加载装置的优选的结构框图；
[0021]图4是根据本发明实施例二的配置文件的加载装置的示意图；
[0022]图5是根据本发明实施例三的配置文件的加载方法的流程图；
[0023]图6是根据本发明实施例四的配置文件的加载方法的流程图。
【具体实施方式】
[0024]为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本申请作进一步详细的说明。
[0025]实施例一
[0026]参照图2，示出了本申请一种配置文件的加载装置，包括:FPGA芯片204和MCU202,该FPGA芯片204用于在对FPGA芯片204进行上电之后，建立MCU202和FPGA芯片204之间的PCIe链路，以便通过PCIe链路加载配置文件；在确定PCIe链路建立失败之后，触发MCU2024复位；通过MCU202和FPGA芯片204之间的数据总线从MCU202获取配置文件，并加载配置文件。
[0027]在现有技术中，当PCIe链路建立失败时，需要通过对板卡进行复位或返厂维修来重新对FPGA芯片的配置文件进行加载。在本实施例中，当PCIe链路建立失败时，通过MCU和FPGA芯片之间的数据总线获取配置文件，无需重新对板卡进行复位或返厂维修，提高了加载配置文件的效率。
[0028]在本发明实施例的一个优选实例中，FPGA芯片204还用于在PCIe链路建立失败的情况下，向MCU202发送低电平的第一指不信号,第一指不信号用于触发MCU202复位。例如，该第一指示信号可以是链路OK (link_ok)信号，将link_ok信号作为MCU202的通电复位(power on reset, P0R)信号，当link_ok信号为低电平时,输入到MCU的POR管脚的信号为低电平信号，从而触发MCU202复位重启。然后，FPGA芯片204可以通过MCU202和FPGA芯片204之间的数据总线从MCU202获取配置文件，并加载配置文件。在具体实现中，为了更方便地对MCU202进行复位，第一指示信号是MCU202的POR管脚的POR信号。
[0029]如图3所示，优选地，上述装置还包括:三态芯片302，即，三态门，其中，该三态芯片302的输出端与FPGA芯片204的模式配置管脚相连，三态芯片302的输入为第一指示信号，当第一指示信号为低电平时，模式配置管脚的值为第一预定值；当FPGA芯片204确定模式配置管脚的值为第一预定值时，通过MCU202和FPGA芯片204之间的数据总线获取并加载配置文件。
[0030]在本发明实施例的另一个优选实例中，FPGA芯片204还用于在PCIe链路建立成功的情况下，向MCU202发送高电平的第一指示信号。例如，该第一指示信号可以是link_ok信号,将link_ok信号作为MCU的POR (power on reset)信号，当link_ok信号为高电平时，输入MCU的POR管脚的信号为高电平信号，此时，MCU202不会进行复位重启。然后，FPGA芯片在通过SPI flash获取部分配置文件之后，通过MCU202和FPGA芯片204之间的PCIe链路获取剩余的配置文件。
[0031]在本发明实施例中，当第一指示信号为高电平时，通过三态芯片302控制模式配置管脚的值为第二预定值；FPGA芯片204在确定模式配置管脚的值为第二预定值之后，通过PCIe链路获取配置文件。
[0032]实施例二
[0033]参照图4，示出了本申请一种配置文件的加载装置，本实施例的装置能够自动切换加载模式，当PCIe加载方式失败时,板卡可以自动通过Slave SelectMAP方式进行配置文件的加载，而不用对板卡进行复位或者返厂维修。如图4所示，该装置包括:MCU、FPGA芯片、SPI flash和三态芯片。其中，MCU和FPGA芯片相连接，FPGA芯片和SPI flash相连接，三态芯片的输出端和FPGA芯片的模式配置管脚相连接，三态芯片的输入为FPGA芯片发送的第一指示信息，该第一指示信息用于指示PCIe link是否建立成功，该第一指示信号可以是link_ok信号，可以作为MCU的POR信号及带有低电平使能的三态芯片(B卩，三态门)的片选信号。
[0034]在上电之后，需要对FPGA芯片加载配置文件。本实施例中的FPGA芯片可以根据模式配置管脚M[2:0]的值来确定选择何种方式加载配置文件，当M[2:0]的值为第一预定值时，采用从选择映射(Slave SelectMAP)加载方式进行配置文件的加载，即，通过MCU和FPGA之间的数据总线加载配置文件；当M[2:0]的值为第二预定值时，采用PCIe加载方式进行配置文件的加载。例如，第一预定值可以是110B，第二预定值可以是001B，此时，记载方式的选择可以如表I所示。需要说明的是，第一约定值和第二预定值也可以采用其他数值，这取决于A端和B端的上下拉电阻状态。
[0035]表1
[0036]
【权利要求】
1.一种配置文件的加载装置，其特征在于，包括:微处理单元现场可编程门阵列FPGA芯片和微处理单元MCU，其中， 所述FPGA芯片用于在对所述FPGA芯片进行上电之后，建立所述MCU和所述FPGA芯片之间的PCIe链路，以便通过所述PCIe链路加载配置文件；在所述PCIe链路建立失败的情况下，触发所述MCU复位；通过所述MCU和所述FPGA芯片之间的数据总线从所述MCU获取所述配置文件，并加载所述配置文件。
2.如权利要求1所述的装置，其特征在于， 所述FPGA芯片还用于在所述PCIe链路建立失败的情况下，向所述MCU发送低电平的第一指示信号，其中，所述第一指示信号用于触发所述MCU复位。
3.如权利要求 2所述的装置，其特征在于，所述装置还包括: 三态芯片，其中，所述三态芯片的输出端与所述FPGA芯片的模式配置管脚相连，所述三态芯片的输入为所述第一指示信号，当所述第一指示信号为低电平时，所述模式配置管脚的值为第一预定值； 所述FPGA芯片用于在所述模式配置管脚的值为第一预定值的情况下，通过所述MCU和所述FPGA芯片之间的数据总线获取所述配置文件。
4.如权利要求1至3中任一项所述的装置，其特征在于， 所述FPGA芯片还用于在所述PCIe链路建立成功的情况下，向所述MCU发送高电平的第一指不信号。
5.如权利要求4所述的装置，其特征在于，所述装置还包括: 三态芯片，其中，所述三态芯片的输出端与所述FPGA芯片的模式配置管脚相连，所述三态芯片的输入为所述第一指示信号，当所述第一指示信号为高电平时，所述模式配置管脚的值为第二预定值； 所述FPGA芯片用于在所述模式配置管脚的值为所述第二预定值的情况下，通过所述PCIe链路获取配置文件。
6.如权利要求1至3中任一项所述的装置，其特征在于， 所述第一指示信号是所述MCU的通电复位POR管脚的POR信号。
7.一种配置文件的加载方法，其特征在于，包括: 在对现场可编程门阵列FPGA芯片进行上电之后，建立微处理单元MCU和所述FPGA芯片之间的PCIe链路，以便通过所述PCIe链路加载配置文件； 在所述PCIe链路建立失败的情况下，触发所述MCU复位； 通过所述MCU和所述FPGA芯片之间的数据总线从所述MCU获取所述配置文件，并加载所述配置文件。
8.如权利要求7所述的方法，其特征在于，在所述PCIe链路建立失败的情况下，触发所述MCU复位,包括: 在所述PCIe链路建立失败的情况下，向所述MCU发送低电平的第一指示信号，所述第一指示信号用于触发所述MCU复位。
9.如权利要求8所述的方法，其特征在于，通过所述MCU和所述FPGA芯片之间的数据总线从所述MCU获取所述配置文件，并加载所述配置文件，包括: 确定所述FPGA芯片的模式配置管脚的值为第一预定值，其中，当所述第一指示信号为低电平时，所述模式配置管脚的值为所述第一预定值； 在所述模式配置管脚的值为第一预定值的情况下，通过所述MCU和所述FPGA芯片之间的数据总线获取所述配置文件，并加载所述配置文件。
10.如权利要求7至9中任一项所述的方法，其特征在于， 在所述PCIe链路建立成功的情况下，向所述MCU发送高电平的第一指示信号。
【文档编号】G06F9/445GK103729222SQ201310745279
【公开日】2014年4月16日 申请日期:2013年12月30日 优先权日:2013年12月30日
【发明者】赵剑, 冯亮, 刘艳雷 申请人:大唐移动通信设备有限公司