使用时钟级联互补开关逻辑的集成时钟选通器(icg)的制作方法

使用时钟级联互补开关逻辑的集成时钟选通器(icg)的制作方法
【专利摘要】本发明各方面包括具有定时互补电压开关逻辑（CICG）的集成时钟选通器（ICG）电路，其在维持低功耗特征的同时提供高性能。CICG电路提供小的使能设置时间和小的时钟至使能时钟延迟。在使能和禁用模式中均实现时钟功耗的显著减少，但是尤其是在禁用模式中。取决于所接收的时钟信号的电压电平和使能信号是否有效，互补锁存器协力工作来锁存在不同节点处的不同电压电平。反相器从一个节点采用电压电平，对它反相，并输出选通的时钟信号。取决于各种电压电平，选通的时钟信号可以是活跃的或静止的。时间从评估窗口“借来”并添加到设置时间，以提供用于接收使能信号的更大的容许量。
【专利说明】使用时钟级联互补开关逻辑的集成时钟选通器(丨CG)

【技术领域】
[0001]本发明构思涉及时钟选通，并且更具体地涉及使用具有高性能和低功耗特征的互补开关逻辑的集成时钟选通器(ICG)电路。

【背景技术】
[0002]移动设备正变得普遍。这样的设备包括智能手机、平板、个人数字助理(PDA)、笔记本计算机等等。数字处理器用在这样的设备中来运行逻辑指令。数字处理器响应于一个或多个时钟信号而工作。随着时钟信号的每个脉冲，可以通过处理器运行或部分运行一个或多个逻辑指令。用这种方式，移动设备可以执行已对数百万人的个人生活变得必须和有用的功能。
[0003]典型地，处理器之内的时钟元件由于高频率的活动而趋向于消耗相对大量的功率。为了避免功率浪费，已经开发出限制高频率的时钟活动的技术。相当经常地，处理器之内的一个或多个状态机或时序元件在等待其他事件发生的时候是休眠的。供应给这些元件的高频率的时钟信号可以通过时钟选通而被“选通”，时钟选通将选通的时钟设置为静止状态。
[0004]时钟选通是可以使用专门设计的时钟选通单元来完成的功率减轻技术。当时钟选通单元被使能时，将时钟信号从它的输入时钟引脚传递到它的输出——使能的时钟引脚。当时钟选通单元是选通的时，输出时钟信号被保持在它的静止状态，静止状态对于正边沿触发态元件来说典型地是逻辑零值。
[0005]图1是被称为使能时钟预锁存低集成时钟选通器电路的传统的时钟选通电路的示例，有时候也被称为PREICG电路。PREICG电路包括“与”门125和锁存器120。“与”门125接收时钟信号CLK105和使能信号EN115。当CLK105处于逻辑电平O状态时，锁存器120锁存使能信号115。使能信号115被认为一旦CLK105转换为逻辑电平I状态就被锁存。锁存器120的输出是EN_LAT130。EN_LAT130的值在CLK105处于逻辑I状态中时不改变。当EN_LAT130信号有效(be asserted)时，时钟信号CLK105通过“与”门125被传递，使得GATED CLKllO现在是活跃的时钟信号。另一方面，当EN_LAT130无效(be not asserted)时，时钟信号CLK105不通过“与”门125被传递，而是代替地，选通的时钟信号GATED CLK是静止的。
[0006]PREICG时钟选通电路的一些缺点包括较多的(large)使能设置要求和高延迟(即，插入延迟)，这可能影响时钟不可靠性并且还可能减小最大可能频率。另外，与时钟选通的复杂组合相结合，使能信号可能具有非常少的到达空隙(slack)。此外，由于高使能设置和插入时间，PREICG时钟选通电路将最大频率降级到约1GHz。
[0007]在图2中示出另一传统的方式。此类型的时钟选通电路被称为基于脉冲的集成时钟选通器(PICG)电路。PICG电路创建小于常规的时钟信号的内部脉冲。内部脉冲可以具有两倍于常规时钟信号的频率的频率。在处理器的特定电路内的关键路径中，对于一时间段，性能可以翻倍，然后在某点之后，性能返回正常模式。
[0008]如在图2中可以看出，PICG电路包括脉冲电路245、锁存器220、反相器250和诸如晶体管P1、NI和N2的其他控制元件。脉冲电路245包括延迟电路240、“与非”门225、和反相器230。内部脉冲的宽度由通过延迟电路240引入的延迟的量来定义。“与非”门225接收时钟信号CLK205和延迟的时钟信号，并且从这些信号产生脉冲化的时钟信号CLK235。脉冲化的时钟信号CLK235控制导通还是关断控制晶体管N2。使能信号215控制导通还是关断晶体管NI。常规的时钟信号CLK205控制导通还是关断晶体管Pl。
[0009]当使能信号215无效时，晶体管NI保持关断，这导致锁存器220将节点“A”的电压电势锁存到高电平(例如，VDD)，而不管正在进行的时钟信号CLK205的振荡。反相器250将此高电平反转为低电平，这导致GATEDCLK210被设置为静止状态。相反地，当使能信号215有效时，晶体管NI被导通，这导致从节点“A”到GND的电流的流动取决于晶体管N2和Pl。换言之，在这个状态下，节点“A”以脉冲化的时钟信号CLK235的频率在VDD和GND之间摆动。结果，选通的时钟信号CLK210虽然由于反相器250而在相反的极性，但是也以脉冲化的时钟信号CLK235的频率在VDD和GND之间摆动。
[0010]PICG设计的益处之一是它们具有小的设置时间。换言之，使能信号EN215可以在接近于时钟信号CLK205的上升沿到达。这提供了额外的循环时间来满足关于关键路径的时序。然而，这是以高功率使用为代价的，因为脉冲电路245消耗相当大的功率并且总是工作的。换言之，脉冲电路245自身从不被时钟选通，而是，它持续地消耗能量。当时钟被使能时，PICG电路功率使用是PREICG电路的1.5倍，并且当时钟处于禁用模式时高达PREICG电路的功率使用的10倍。因此，即使使能信号EN215无效，PICG电路也总是在消耗时钟功率。
[0011]需要的是提供高性能和低功耗的集成时钟选通器(ICG)电路。也期望提供具有小使能设置时间和小时钟到使能时钟延迟的ICG电路。在此公开的发明构思实施了 ICG电路之内的定时互补电压开关逻辑(在此一般称为CICG电路)，从而提供了使能模式下时钟功耗的显著减少，尤其是当处于禁用模式中时功率的显著减少。与在此公开的相关发明构思一起，解决了现有技术中的这些和其他限制。


【发明内容】

[0012]发明构思可以包括用于使用互补开关逻辑选通时钟信号的方法。该方法可以包括:接收时钟信号，响应于具有低电压电平的时钟信号将第一节点和第二节点预充电至高电压电平；响应于具有高电压电平的时钟信号通过第一锁存器将第一节点锁存到低电压电平；以及响应于具有高电压电平的时钟信号通过第二锁存器将第二节点锁存到高电压电平。除了进来的时钟信号的状态之外，被锁存的值还取决于使能信号是否有效。至少基于第一节点的电压电平来产生选通的时钟信号。
[0013]该方法可以进一步包括:提供其中可以接收使能信号的设置时间；在评估(evaluation)窗口之内评估第一和第二节点的电压电平；从评估窗口借时间并且将借来的时间添加到其中可以接收使能信号的设置时间，使得提供额外的时间用于接收使能信号。互补锁存器包括第一和第二锁存器。
[0014]该方法可以进一步包括:接收使能信号；当使能信号在高电压电平变为有效时，产生模仿时钟信号的选通的时钟信号；以及使能信号在低电压电平被去有效(de-assert)之后，产生静止的选通的时钟信号。当使能信号于低电压电平被去有效时，该方法可以包括完成其中去有效发生所在的时钟信号的整个脉冲的模仿。响应于使能信号的去有效，该方法可以包括将第一和第二节点锁存到低电压电平，使得时钟信号的整个脉冲被选通的时钟信号模仿。
[0015]该方法可以进一步包括:当时钟信号位于高电压电平时，接收使能信号的有效；以及不管使能信号的有效，而继续产生处于静止的选通的时钟信号。
[0016]根据本发明构思的特征和原理，使用时钟级联互补开关逻辑的ICG可以包括:第一和第二预充电晶体管，被配置为接收时钟信号；连接至第一预充电晶体管的第一节点；第一预充电晶体管，被配置为响应于时钟信号来对第一节点预充电；连接至第二预充电晶体管的第二节点；第二预充电晶体管，被配置为响应于时钟信号来对第二节点预充电；连接至第一节点的第一锁存器；以及连接至第二节点的第二锁存器。
[0017]CICG电路可以进一步包括连接至第一节点的反相器，该反相器被配置为对第一节点的电压电平反相并且产生选通的时钟信号。CICG电路可以进一步包括:评估晶体管，被配置为接收时钟信号；使能晶体管，连接至评估晶体管并且被配置为接收使能信号；以及反相使能晶体管，连接至第二节点和评估晶体管，反相使能晶体管被配置为接收反相使能信号。CICG电路可以进一步包括连接至第一节点、第二节点和使能晶体管的控制晶体管。第一节点可以连接至控制晶体管的栅极。评估晶体管可以连接至低电压电势。第一和第二预充电晶体管可以连接至高于低电压电势的高电压电势。
[0018]通过在诸如ARM处理器核之内的处理器中实施它们可以最好地实现某些发明特征。其他类型的处理器可以实施在此公开的发明原理。本发明构思可以在诸如智能手机、平板、笔记本计算机等的各种移动设备的处理器之内，或者在诸如台式计算机、路由器等的各种固定设备中实施。
[0019]在此描述和示出的发明原理提供了维持高性能的同时功耗的显著减少。

【专利附图】

【附图说明】
[0020]从下面参照附图进行的详细描述中，本发明原理的上述和另外的特征和优点将变得更容易显而易见，附图中:
[0021]图1是被称为使能时钟预锁存的低集成时钟选通器电路的时钟选通电路的示例，有时候也被称为如相关技术中已知的PREICG电路。
[0022]图2是被称为基于脉冲的集成时钟选通器电路的另一时钟选通电路的示例，有时候也被称为如相关技术中已知的PICG电路。
[0023]图3是根据发明构思的具有定时互补电压开关逻辑的CICG电路的示例电路图。
[0024]图4是根据发明构思的具有定时互补电压开关逻辑的CICG电路的另一示例电路图。
[0025]图5是示出与图3和/或图4的CICG电路有关并且根据发明构思的由使能信号激活的选通的时钟信号的示例波形时序图。
[0026]图6是示出与图3和/或图4的CICG电路有关并且根据发明构思的响应于使能信号的处于静止状态的选通的时钟信号的另一示例波形时序图。
[0027]图7是示出根据发明构思的与图3和/或图4的CICG电路关联的各种波形的又另一不例波形时序图。
[0028]图8是示出根据发明构思的与图3和/或图4的CICG电路关联的各种波形的又另一不例波形时序图。
[0029]图9是示出根据发明构思的与图3和/或图4的CICG电路关联的各种波形的另一示例波形时序图。
[0030]图10图解了示出根据发明构思的与图3和/或图4的CICG电路关联的各种波形的更复杂的示例波形时序图。
[0031]图11-16是根据发明构思的可以在其中嵌入具有一个或多个CICG电路的处理器和/或逻辑的各种设备的示意图。
[0032]图17是包括具有一个或多个根据如在此描述的本发明构思的实施例的CICG电路的处理器和/或逻辑的计算系统的框图。

【具体实施方式】
[0033]现在将详细参照本发明构思的实施例，在附图中示出了其示例。在下面的详细描述中，阐述许多特定细节来使本发明构思的理解能够透彻。然而，应该理解，具有领域普通技术人员可以没有这些特定的细节而实践本发明构思。在其他情况中，没有详细描述公知方法、过程、组件、电路和网络以免不必要地模糊本实施例的各方面。
[0034]将理解，虽然术语第一、第二等可以在此用来描述各种元件，但是这些元件不应该被这些术语限制。这些术语仅用来区分一个元件与另一个。例如，在不脱离本发明构思的范围的情况下，第一电路可以被称为第二电路，并且类似地，第二电路可以被称为第一电路。
[0035]在这里的发明构思的描述中使用的术语仅用于描述特定实施例的目的，而不是意在限制本发明构思。如在本发明构思的描述和所附权利要求中使用的，单数形式“一”、“一个”和“该”意在也包括复数形式，除非上下文清楚地指示除外。还将理解，如在此使用的术语“和/或”指代并涵盖一个或多个相关的所列项目的任何和所有可能的组合。将进一步理解，术语“包括了”和/或“包括”当用在此说明书中时，指定所述特征、整数、步骤、操作、元件、和/或组件的存在，但是没有排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。图中的组件和特征没必要按比例画出。
[0036]移动设备空间需要高频率特征以及低功率特征两者，以便移动设备可以在不影响电池寿命的情况下提供高性能。根据在此描述的发明原理实现了显著的功率节省，尤其是当处于禁用模式时。在此描述的定时互补电压开关逻辑ICG电路(B卩，CICG电路)提供了高性能和低功耗的平衡，来消除长期存在的功率和性能差距。
[0037]图3是根据发明构思的具有定时互补电压开关逻辑的CICG电路300的示例电路图。CICG电路300包括两个互补锁存器一锁存器“A”和锁存器“B”。使用两个互补锁存器，锁存器花费一些时间来找到它们的触发点。这段时间(这里有时候称为借来的时间)由两个锁存器之间的电动量和正反馈导致的。在这里它被称为“借来的时间”因为时间是从评估窗口“借来的”。评估窗口是其中时钟信号是高的时间段。将借来的时间添加到设置时间，设置时间期间可以接收使能信号，以便提供额外的时间用于接收和/或锁存使能信号，如下面详细描述。此外，消除如图2中所示的基于脉冲的电路，从而显著地减少功耗。
[0038]CICG电路300接收时钟信号CLK305并且输出选通的时钟信号CLK310。当CICG电路300处于“活跃的”模式时，时钟信号CLK305实质上作为选通的时钟信号CLK310被传递通过。另一方面，当处于“禁用”模式时，节点“A”和“B”可以被保持在固定的电压电平，这显著地减少了处于禁用模式时的功率。当处于禁用模式时，选通的时钟信号CLK310是静止的，这通常对应于低电平或零电压电势电平。CICG电路300还可以接收使能E315信号。使能E315信号控制CICG电路300是产生活跃的还是静止的选通的时钟信号CLK310。
[0039]最初，处于禁用模式，当时钟信号CLK305处在低电平时，评估晶体管N4保持关断并且晶体管Pl和P2保持导通。N型晶体管在图中被标记为NX。P型晶体管在图中被标记为PX。N型和P型晶体管可以是MOSFET类型晶体管。然而，将理解，可以使用任何适当的晶体管和晶体管类型。
[0040]在这样的禁用模式中，节点“A”和节点“B”均被预充电至电压电势VDD，其一般对应于高逻辑电平。因为由于评估晶体管N4被关断而在每个节点与地电压电势(S卩，GND)之间存在高阻抗路径，所以这样的预充电发生。锁存器“A”锁存在节点“A”的电压电势VDD。锁存器“B”锁存在节点“B”的电压电势VDD。因为在此模式期间在节点“A”和“B”存在极少甚至没有电压电平的波动，所以消耗极少功率。CICG电路可以保持在禁用模式持续任何适当的时间段。
[0041]当时钟信号CLK305摆动到高电平时，评估模式开始。每次评估模式持续时钟信号CLK305的相应高电平的持续时间(S卩，评估窗口)。在评估模式期间，锁存器“A”和“B”评估在节点“A”和“B”的电压电势，并且取决于使能信号E315的值和时序将至少一个节点拉低至GND，如下面参照波形时序图进一步详细描述。
[0042]现在提供CICG电路300的结构方面的详细描述。锁存器“A”包括串联排列的三个晶体管——P5、P6和N8。将P5的栅极“空中连接”至锁存器“B”的节点LATB。换言之，虽然为了显示更清楚的示图而没有示出该线，但是这样的连接线被理解为存在。反相器330被布置在节点“A”和NS的栅极之间。将P6的栅极连接至NS的栅极。将P5的源极连接至VDD。将N8的源极连接至N4的漏极。
[0043]锁存器“B”结构上类似于锁存器“A”。具体地，锁存器“B”包括串联排列的三个晶体管——P3、P4和N7。将P3的栅极“空中连接”至从反相器325输出的信号EN。另一反相器320被布置在节点“B”和N7的栅极之间。将P4的栅极连接至N7的栅极。将P3的源极连接至VDD。将N7的源极连接至N4的漏极。锁存器之一(例如，“A”或“B”)可以被设计为具有比另一个稍微慢的特征。
[0044]将预充电晶体管Pl和P2连接至携载时钟信号CLK305的时钟引脚。分别将晶体管Pl和P2的源极连接至VDD，并且将漏极连接至节点“B”和节点“A”。控制晶体管N2被布置在预充电晶体管P2和使能晶体管N3之间。将控制晶体管N2的栅极连接至节点“B”。使能晶体管N3的栅极接收使能信号E315。
[0045]反相使能晶体管NI被布置在预充电晶体管Pl和评估晶体管N4之间。将反相使能晶体管NI的栅极连接至反相器325的输出。如此，晶体管的栅极接收EN信号，EN信号是反相的使能信号E315。
[0046]锁存器“B”连接至节点“B”，并且被配置为评估节点“B”的电压电势，并且基于评估锁存电压电平。类似地，锁存器“A”连接至节点“A”，并且被配置为评估节点“A”的电压电势，并且基于评估锁存电压电平。时钟信号CLK305的状态以及使能信号E315的值和时序影响锁存器“A”和“B”如何评估和锁存节点“A”和“B”的电压电平。另外，反相器335连接至节点“A”并且对节点“A”的电压电平反相，其作为选通的时钟信号CLK310而输出。图3中所示的实施例使用P型晶体管用于预充电至VDD电平，并使用N型晶体管用于评估至GND电平。然而，本领域普通技术人员将认识到也可以使用N型晶体管用于预充电至GND电平，并使用P型晶体管用于评估至VDD电平来实施电路。这样的替换实施意在由图4中所示的实施例的精神覆盖。
[0047]图4是根据发明构思的具有定时互补电压开关逻辑的CICG电路400的另一示例电路图。CICG电路400类似于图3的CICG电路300。如可以看出，显著的差异是锁存电路“A”和“B”作为方框而不是详细的锁存电路来示出。在一些实施例中，第一和第二锁存器中的至少一个包括电容性元件而不包括可以被导通或关断的晶体管。将理解，在不脱离在此公开的发明构思的情况下，可以使用任何适当的锁存器类型。
[0048]图5是示出与图3和/或图4的CICG电路有关并且根据发明构思的由使能信号激活的选通的时钟信号的示例波形时序图。此示例被称为“情况1”，并且显示用于激活选通的时钟信号CLK310的波形图。如图5中所示，使能信号E315在评估窗口 505之前(例如，在515)变为有效，其中评估窗口在520 (B卩，在时钟信号CLK305的上升沿)开始。
[0049]使能信号E315在525被去有效，在这种情况下，这正巧发生在时钟信号CLK305仍然是高时(即，在评估窗口 507期间)。像这里一样，当使能信号E315被相对于时钟边沿(例如，520)而适当地设置时，以及甚至当使能信号E315在时钟信号305是高时关断(例如，在525)时，则选通的时钟信号CLK310实质上跟随或模仿时钟信号CLK305。在使能信号E315关断，并且整个时钟脉冲507被完全传播到选通的时钟信号CLK310后，接着选通的时钟信号CLK310返回静止状态。换言之，当使能信号E315被去有效时，其中去有效发生的时钟信号CLK305的整个脉冲被选通的时钟信号CLK310模仿，之后选通的时钟信号CLK310返回静止状态。
[0050]显著地，存在借来的时间段510，其中CICG电路可以确定使能信号E315的值。换言之，借来的时间段510是从评估窗口 505“借来的”，并且被添加到可以合适地接收使能信号E315的设置时间，从而增强CICG电路的性能特征和容许量(tolerances)。更具体地，由于锁存器“A”和锁存器“B”之间的触发点差异，而使得借来的时间段510成为可能。这样的触发点差作为在评估模式中互补开关逻辑如何评估和锁存在节点“A”和“B”的电压电平的性质的结果而出现。因为在评估和锁存阶段中由互补锁存器导致的有效的延迟，所以使能信号E315具有更多时间来被合适地评估。结果，使能信号E315可以晚于515到来，或者换言之，接近于或甚至在时钟信号CLK305的上升沿之后到来，而仍然可以被合适地评估。
[0051]图6是示出与图3和/或图4的CICG电路有关并且根据发明构思的响应于使能信号的处于静止状态的选通的时钟信号的另一示例波形时序图。
[0052]此示例被称为“情况2”，并且显示其中选通的时钟信号CLK310不被激活的波形图。如图6中所示，使能信号E315在时钟信号CLK305的上升沿620之后变为有效(例如，在615)。如这里一样，当使能信号E315在时钟信号305为高之后被接通时，然后选通的时钟信号CLK310保持选通或者保持在静止状态。在一些实施例中，仅当使能信号E315在时钟信号305为高持续至少(图5的)借来的时间510或者比借来的时间510长之后被接通时，然后选通的时钟信号CLK310保持选通或者保持在静止状态。换言之，如果使能信号E315的有效在时钟信号CLK305从低转换为高之后到达得太晚，那么选通的时钟信号CLK310不跟随时钟信号CLK305，不管使能信号E315何时被去有效(例如，在此情况下，其发生在625)。
[0053]图7是示出根据发明构思的与图3和/或图4的CICG电路关联的各种波形的又另一示例波形时序图。图7类似于图5，但是另外，示出用于节点“A”和“B”的波形，以及如下面详细描述的其他符号。现在参照图3、图4和图7。
[0054]如图7中所示，在禁用模式735期间，时钟信号CLK305被保持在低电平，这导致节点“B”和节点“A”被预充电至高电平。在此示例中，使能信号E315然后在开始于720的评估窗口 705之前变为有效(例如，在715)。时钟信号CLK305的上升沿720开始评估模式。当评估模式开始时，锁存器“A”和“B”分别评估在节点“A”和“B”的电压。
[0055]因为在这个情况中，使能信号E315相对于时钟信号CLK305的上升沿720被恰当地设置，所以下面的事件发生。在720，预充电晶体管Pl和P2被关断，并且评估晶体管N4被导通。控制晶体管N2保持导通，因为如上所述，节点“B”最初被预充电并锁存到高电平，其被提供给N2的栅极。使能晶体管N3也保持导通，因为使能信号E315在高电平。因而，形成节点“A”和GND之间的导电路径，其将节点“A”拉至低电平。
[0056]其间，反相使能晶体管NI保持关断，因为使能信号E315通过反相器325反相并且被提供给NI的栅极。这在节点“B”和GND之间创建了高阻抗路径，导致节点“B”的电压电势保持被锁存在高电平。在锁存器“A”和“B”在740击中它们的触发点(即，它们的“无路可退(no turning back)”点)之后，然后在节点“A”和“B”的电压电平变为稳固地确定并被锁存，节点“A”在低电平而节点“B”在高电平。反相器335将节点“A”的电压电势反相，并且结果，作为选通的时钟信号CLK310输出高电平，如在730所示，从而跟随或模仿时钟脉冲 705。
[0057]使能信号E315在725被去有效，在此情况中，这正巧发生在时钟信号CLK305是高时(即，在评估窗口 707期间)。像这里一样，当使能信号E315被相对于时钟边沿(例如，720)而适当地设置时，并且甚至当使能信号E315在时钟信号305是高时关断(例如，在725)时，然后选通的时钟信号CLK310实质上跟随或模仿时钟信号CLK305。换言之，在此状态中，节点“A”以时钟信号CLK305的频率在VDD和GND之间摆动。结果，选通的时钟信号CLK310虽然由于反相器335而在相反的极性，但是以节点“A”的频率在VDD和GND之间摆动。在使能信号E315关断，并且整个时钟脉冲707被完全传播到选通的时钟信号CLK310 (B卩，作为脉冲732)之后，然后选通的时钟信号CLK310返回静止状态。将理解，取决于使能信号E315的值，选通的时钟信号CLK310可以跟随时钟信号CLK305的任何数目的时钟周期。
[0058]更具体地，使能信号E315在725的去有效导致使能晶体管N3关断而反相使能晶体管NI导通。结果，节点“B”被临时拉至GND，如在745所示，因为从节点“B”通过晶体管NI和N4到GND形成导电路径。其间，节点“A”保持在低电平，因为锁存器“A”已将节点“A”的电压电势锁存到低电平，这避免了可能另外地通过评估窗口 707期间使能信号E315的去有效导致的选通的时钟信号CLK310中的任何假信号(glitch)。
[0059]如在730和732所示，选通的时钟信号CLK310基本上跟随或基本上模仿时钟信号CLK305。此现象发生是因为节点“A”和“B”在CLK305的每个时钟周期的每个低电平期间均被预充电，这导致选通的时钟信号CLK310也被设置为低电平。然后，在每个评估窗口(例如，705、707等)期间，节点“A”被拉低，因为如上说明，有效的使能信号E315创建了到GND的导电路径。只要使能信号E315合适地有效，此周期就可以不定地重复。在使能信号E315被去有效之后，节点“A”保持被锁存在高电平，因为使能晶体管N3是关断的。因此，选通的时钟信号CLK310被置于静止状态中。
[0060]显著地，存在借来的时间段710，类似于图5的借来的时间段510。为了简明，这里省略借来的时间710的详细描述。然而，将理解，借来的时间710以类似于借来的时间510的或相同的方式起作用。
[0061]图8是示出根据发明构思的与图3和/或图4的CICG电路关联的各种波形的又另一示例波形时序图。图8的波形图相对于图7的波形图之间的主要差异是使能信号E315在时钟信号CLK305的上升沿的同时变为有效。现在参照图3、图4和图8。
[0062]如图8中所示，在禁用模式835期间，时钟信号CLK305被保持在低电平，这导致节点“B”和节点“A”被预充电至高电平。在此示例中，使能信号E315然后在评估窗口 805的开始820的同时或基本上同时变为有效(例如，在815)。时钟信号CLK305的上升沿820开始评估模式。当评估模式开始时，锁存器“A”和“B”分别评估在节点“A”和“B”的电压。
[0063]特别地，存在借来的时间段810，其中CICG电路可以确定使能信号E315的值，即使当使能信号E315非常接近于时钟信号CLK305的上升沿820、与时钟信号CLK305的上升沿820同时、或者甚至在时钟信号CLK305的上升沿820之后变为有效时。换言之，借来的时间段810是从评估窗口 805“借来的”，并被添加到设置时间来增强CICG电路的性能特征和容许量。更具体地，由于锁存器“A”和锁存器“B”之间的触发点差异，而使得借来的时间段810成为可能。这样的锁存器触发点差作为在评估模式期间互补开关逻辑如何评估和锁存在节点“A”和“B”的电压电平的性质的结果而出现。
[0064]因为在评估和锁存阶段由互补锁存器导致的有益的延迟，使能信号E315具有更多时间来被合适地评估。结果，使能信号E315可以接近于时钟信号CLK305的上升沿820或与其同时到来，而仍然可以被合适地评估。在一些实施例中，使能信号E315甚至可以在时钟信号CLK305的上升沿820之后到来，并仍然可以被合适地评估。这被称为负设置时间。
[0065]因为在这个情况中，使能信号E315相对于时钟信号CLK305的上升沿820被恰当地设置，所以下面的事件发生。在820，预充电晶体管Pl和P2被关断，并且评估晶体管N4被导通。控制晶体管N2保持导通，因为如上所述，节点“B”最初被预充电并锁存到高电平，这被提供给N2的栅极。使能晶体管N3也保持导通，因为使能信号E315在高电平。因而，形成节点“A”和GND之间的导电路径，其将节点“A”拉至低电平。
[0066]同时，反相使能晶体管NI保持关断，因为使能信号E315通过反相器325反相并且被提供给NI的栅极。这在节点“B”和GND之间创建了高阻抗路径，导致节点“B”的电压电势保持被锁存在高电平。在锁存器“A”和“B”在840击中它们的触发点(即，它们的“无路可退(no turning back)”点)之后，然后在节点“A”和“B”的电压电平变为稳固地确定并被锁存，节点“A”在低电平而节点“B”在高电平。反相器335将节点“A”的电压电势反相，并且结果，作为选通的时钟信号CLK310输出高电平，如在830所示，从而跟随或模仿时钟脉冲 805。
[0067]使能信号E315在825被去有效，在此情况中，这正巧发生在时钟信号CLK305是高时(即，在评估窗口 807期间)。像这里一样，当使能信号E315被相对于时钟边沿(例如，820)而适当地设置时，并且甚至当使能信号E315在时钟信号305是高时关断(例如，在825)时，然后选通的时钟信号CLK310实质上跟随或模仿时钟信号CLK305。换言之，在此状态中，节点“A”以时钟信号CLK305的频率在VDD和GND之间摆动。结果，选通的时钟信号CLK310虽然由于反相器335而在相反的极性，但是以节点“A”的频率在VDD和GND之间摆动。在使能信号E315关断，并且整个时钟脉冲807被完全传播到选通的时钟信号CLK310 (B卩，作为脉冲832)之后，然后选通的时钟信号CLK310返回静止状态。将理解，取决于使能信号E315的值，选通的时钟信号CLK310可以跟随时钟信号CLK305的任何数目的时钟周期。
[0068]更具体地，使能信号E315在825的去有效导致使能晶体管N3关断而反相使能晶体管NI导通。结果，节点“B”被临时拉至GND，如在845所示，因为从节点“B”通过晶体管NI和N4到GND形成导电路径。同时，节点“A”保持在低电平，因为锁存器“A”已将节点“A”的电压电势锁存到低电平，这避免了可能另外地通过评估窗口 807期间使能信号E315的去有效导致的选通的时钟信号CLK310中的任何假信号。
[0069]如在830和832所示，选通的时钟信号CLK310基本上跟随或基本上模仿时钟信号CLK305。此现象发生是因为节点“A”和“B”在CLK305的每个时钟周期的每个低电平期间均被预充电，这导致选通的时钟信号CLK310也被设置为低电平。然后，在每个评估窗口(例如，805、807等)期间，节点“A”被拉低，因为如上说明，有效的使能信号E315创建了到GND的导电路径。只要使能信号E315合适地有效，此周期就可以不定地重复。在使能信号E315被去有效之后，节点“A”保持被锁存在高电平，因为使能晶体管N3是关断的。因此，选通的时钟信号CLK310被置于静止状态中。
[0070]图9是示出根据发明构思的与图3和/或图4的CICG电路关联的各种波形的另一示例波形时序图。图9类似于图6，但是另外，示出节点“A”和“B”的波形，以及如下面详细描述的其他符号。现在参照图3、图4和图9。
[0071]如图9中所示，在禁用模式935期间，时钟信号CLK305被保持在低电平，这导致节点“B”和节点“A”被预充电至高电平。时钟信号CLK305的上升沿920开始评估模式。当评估模式开始时，锁存器“A”和“B”分别评估在节点“A”和“B”的电压。
[0072]在此示例中，第一评估窗口是905。因为此时使能信号E315被保持在低电平，所以使能晶体管N3保持关断的，并且节点“A”保持被锁存在高电平，如在950所示。结果，由于反相器335，选通的时钟CLK310保持在低电平，如在930所示。
[0073]当时钟信号CLK305摆动到低电平时，节点“A”和“B”被预充电并锁存到高电平(例如，VDD)。下一评估窗口是907，其在时钟信号CLK305的上升沿922开始。在922，预充电晶体管Pl和P2被关断，并且评估晶体管N4被导通。使能晶体管N3最初保持关断的，因为使能信号E315尚未到来。另一方面，反相使能晶体管NI由于反相器325而最初保持导通的。从而，在节点“B”和GND之间形成导电路径，并且锁存器“B”评估节点“B”并将节点“B”锁存在低电平，如在945所示。然而，因为节点“A”和GND之间的高阻抗路径，节点“A”保持被锁存在高电平，如在952所示，而不管正在进行的时钟信号CLK305的振荡。
[0074]在“无路可退”点之后，在节点“A”和“B”的电压电平被稳固地确定并被锁存，节点“A”在高电平而节点“B”在低电平。反相器335将节点“A”的电压电势反相，并且作为结果，低电平被维持作为选通的时钟信号CLK310。
[0075]在此示例中，使能信号E315然后在评估窗口 907期间变为有效(例如，在915)。换言之，使能信号E315当时钟信号CLK305是高时变为有效。这类似于来自图6的“情况2”。即使使能信号E315在通过评估窗口 907的中途变为有效，选通的时钟CLK310因为下面的事件也保持在低电平。
[0076]使能信号E315的有效导致使能晶体管N3导通，然而，因为节点“B”位于低电平(如先前在945指示)，所以控制晶体管N2保持关断的，因此，高阻抗路径仍然存在于节点“A”与GND之间。为此原因，节点“A”保持被锁存在高电平。并且作为结果，选通的时钟CLK310保持在低电平，如在932所示。
[0077]使能信号E315在925被去有效，在此情况中，这正巧发生在时钟信号CLK305是低并且节点“A”和“B”正被预充电时。结果，使能信号E315的去有效对选通的时钟信号CLK310没有效果。从而，维持选通的时钟信号CLK310的静止状态。
[0078]图10图解了示出根据发明构思的与图3和/或图4的CICG电路关联的各种波形的更复杂的示例波形时序图。此示例示出上述情况I和情况2示例的组合。现在参照图3、图4和图10。
[0079]如图10中所示，在禁用模式1035期间，时钟信号CLK305被保持在低电平，这导致节点“B”和节点“A”被预充电至高电平。时钟信号CLK305的上升沿1020开始评估模式。当评估模式开始时，锁存器“A”和“B”分别评估在节点“A”和“B”的电压。
[0080]在此示例中，第一评估窗口是1005，其在时钟信号CLK305的上升沿1020开始。在1020，预充电晶体管Pl和P2被关断，并且评估晶体管N4被导通。使能晶体管N3最初保持关断的，因为使能信号E315尚未到来。另一方面，反相使能晶体管NI由于反相器325而最初保持导通的。从而，在节点“B”和GND之间形成导电路径，并且锁存器“B”评估节点“B”并将节点“B”锁存在低电平，如在1045所示。然而，因为节点“A”和GND之间的高阻抗路径，所以节点“A”保持被锁存在高电平。
[0081]在1045的“无路可退”点之后，在节点“A”和“B”的电压电平被稳固地确定并被锁存，节点“A”在高电平而节点“B”在低电平。反相器335将节点“A”的电压电势反相，并且作为结果，低电平被维持作为选通的时钟信号CLK310。
[0082]在此示例中，使能信号E315然后在评估窗口 1005期间变为有效(例如，在1015)。换言之，使能信号E315当时钟信号CLK305是高时变为有效。这类似于来自图6和图9的情况2，因此不再重复该过程的一些细节。
[0083]这里，即使使能信号E315在通过评估窗口 1005的中途变为有效，选通的时钟CLK310也因为下面的事件而保持在低电平。使能信号E315的有效导致使能晶体管N3导通，然而，因为节点“B”位于低电平(如先前在1045指示)，所以控制晶体管N2保持关断的，因此，高阻抗路径仍然存在于节点“A”与GND之间。为此原因，节点“A”保持被锁存在高电平。并且作为结果，选通的时钟CLK310保持在低电平。因为使能信号E315没有相对于时钟信号CLK305的上升沿1020被适当地设置，所以选通的时钟CLK310至少对于此时钟脉冲不跟随时钟信号CLK305。
[0084]然而，假设使能信号E315相对于开始于上升沿1022的下一评估窗口 1007被恰当地设置，则选通的时钟信号CLK310被激活并跟随或模仿时钟信号CLK305，如在1030和1032所示。这类似于上述情况I。上面参照图5和图7提供了用于此类型的事件序列的详细描述，因此为了简明这里不再重复一些描述。
[0085]关于在1025的使能信号E315的去有效，在此情况中，这正巧在时钟信号CLK305是高时(即，在评估窗口 1009期间)发生，类似于图7中所示的那些的事件序列而发生。即使当使能信号E315在时钟信号305是高时关断(例如，在1025)，至少对于那个时钟脉冲，选通的时钟信号CLK310也实质上跟随或模仿时钟信号CLK305。换言之，在此状态中，节点“A”以时钟信号CLK305的频率在VDD和GND之间摆动。结果，选通的时钟信号CLK310虽然由于反相器335而在相反的极性，但是以节点“A”的频率在VDD和GND之间摆动。在使能信号E315关断，并且整个时钟脉冲1009被完全传播到选通的时钟信号CLK310(即，作为脉冲1032)之后，然后选通的时钟信号CLK310返回静止状态，如在1034所示。将理解，取决于使能信号E315的值，选通的时钟信号CLK310可以跟随时钟信号CLK305的任何数目的时钟周期。
[0086]更具体地，使能信号E315在1025的去有效导致使能晶体管N3关断而反相使能晶体管NI导通。结果，节点“B”被临时拉至GND，如在1047所示，因为从节点“B”通过晶体管NI和N4到GND形成导电路径。其间，节点“A”保持在低电平，因为锁存器“A”已将节点“A”的电压电势锁存到低电平，这避免了可能另外地通过评估窗口 1009期间使能信号E315的去有效导致的选通的时钟信号CLK310中的任何假信号。
[0087]如在1030和1032所示，选通的时钟信号CLK310基本上跟随或基本上模仿时钟信号CLK305。此现象发生是因为节点“A”和“B”在CLK305的每个时钟周期的每个低电平期间均被预充电，这导致选通的时钟信号CLK310也被设置为低电平。然后，在每个评估窗口(例如，1007,1009等)期间，节点“A”被拉低，因为如上说明，有效的使能信号E315创建了到GND的导电路径。只要使能信号E315被合适地变为有效，此周期就可以不定地重复。在使能信号E315被去有效之后，节点“A”保持被锁存在高电平，因为使能晶体管N3是关断的。因此，选通的时钟信号CLK310被置于静止状态中，如在1034所示。
[0088]图11-16是根据发明构思在其中可以嵌入具有一个或多个CICG电路的处理器和/或逻辑的各种设备的示意图。
[0089]例如，如在图11中可以看出，智能手机1115可以包括处理器和/或逻辑1105，处理器和/或逻辑1105可以包括一个或多个如上详细描述的CICG电路1110。类似地，在图12中所示的平板1215、在图13中所示的笔记本计算机1315、在图14中所示的移动电话1415、在图15中所示的相机1515、以及在图16中所示的台式计算机1615可以包括一个或多个如上详细描述的CICG电路1110。将理解，使用时钟信号的任何合适的设备都可以包括一个或多个如上详细描述的CICG电路1110或者说根据其来工作。
[0090]图17是包括具有一个或多个根据如在此描述的本发明构思的实施例的CICG电路1110的处理器和/或逻辑1730的计算系统1700的框图。参照图17，计算系统1700还可以包括时钟1710、随机存取存储器(RAM) 1715、用户接口 1720、诸如基带芯片组的调制解调器1725、和/或自动测试仪器(ATE)1735、其中任何或所有都可以电耦接至系统总线1705。包括一个或多个如在此阐述的CICG电路1110的处理器和/或逻辑1730也可以电耦接至系统总线1705。
[0091]使用在此描述的发明构思，可以完成时钟树功率的显著减少而极少甚至不影响性能。实现了性能和低功耗的平衡。因此延长了移动设备的电池寿命。所有或基本上所有PICG和PREICG电路可以用CICG电路代替。这样的方法允许诸如高速ARM核的高速处理器将总的CPU时钟功率减少闻达30%,而不降级最大可能频率。另外，减少了保持时间。此外，更容易满足最小脉冲宽度要求规范。总的来说，由于减小的对电压和热梯度的敏感度(否则会引起时序的可变性)，提供了更健壮的时钟选通器电路。
[0092]其他优点包括相对于传统的ICG实施的CICG电路的改善的使能到使能时钟延迟。互补开关逻辑结构允许没有脉冲发生器电路功率损失的脉冲类型的性能。时钟输入引脚负载也更小。CICG电路与传统的ICG实施相比拥有使能和禁用两者时的改善的功耗特征。当使能时，通过移除传统的基于脉冲的集成时钟选通器电路而减少了动态功耗。当在活跃的或使能的模式中时，可以实现25%的功率减少或在那附近。当禁用时，也通过移除传统的基于脉冲的集成时钟选通器电路而减少动态功耗。作为结果可以实现50%的功率减少，或者在那附近。另外，CICG电路减少了对于PICG电路中需要用于脉冲宽度变化的低电压瞬时电压降(LV IVD)裕量的需要。
[0093]下面的讨论旨在提供其中可以实施本发明的某些方面的合适的机器的简短的、一般的描述。典型地，所述机器包括系统总线，处理器、存储器(例如，随机存取存储器(RAM)、只读存储器(ROM)、或其他状态保存介质)、存储设备、视频接口、和输入/输出接口端口附接到系统总线。所述机器可以通过来自诸如键盘、麦克等的传统输入设备的输入，以及通过从另一机器接收的指令，与虚拟现实(VR)环境的交互、计量生物学反馈、或其他输入信号来(至少部分地)控制。如在此使用的，术语“机器”旨在广泛地涵盖单个机器，虚拟机器，或通信地耦接的机器、虚拟机器、或一起工作的设备的系统。示范性机器包括诸如个人计算机、工作站、服务器、便携式计算机、手持设备、电话机、平板等的计算设备，以及诸如私人或公共交通的运输设备，例如，汽车、火车、出租车等。
[0094]所述机器可以包括诸如可编程或不可编程逻辑器件或阵列的嵌入式控制器、专用集成电路(ASIC)、嵌入式计算机、智能卡等等。所述机器可以利用到一个或多个远程机器的一个或多个连接，诸如通过网络接口、调制解调器、或者其他通信耦接。机器可以通过物理和/或逻辑网络的方式互连，诸如内部网、因特网、局域网、广域网等等。本领域一位技术人员将理解，网络通信可以利用各种有线和/或无线的短距离或长距离载波和协议，包括射频(RF )、卫星、微波、电气与电子工程师协会(I E E E ) 545.11、蓝牙?、光的、红外的、电缆、激光等。
[0095]可以通过参照或结合相关的数据来描述本发明的实施例，相关的数据包括函数、过程、数据结构、应用程序等，当其通过机器被访问时，导致机器执行任务或定义抽象数据类型或低电平硬件关联。相关的数据可以存储在，例如，易失性和/或非易失性存储器(例如，RAM、R0M等)中，或者存储在其他存储设备及其相关的存储介质(包括硬盘驱动器、软盘、光学存储、磁带、闪存、记忆棒、数字视频盘、生物学存储等)中。相关数据可以以分组、串行数据、并行数据、传播的信号等的形式通过包括物理和/或逻辑网络的传输环境来传递，并且可以以压缩的或加密的格式使用。相关数据可以在分布式环境中使用，并且本地和/或远程地存储用于机器存取。
[0096]已参照所示实施例描述和示出本发明的原理，将认识到，在不脱离这样的原理的情况下，所示实施例可以在布置和细节上修改，并且可以以任何要求的方式组合。并且虽然上述讨论集中在特定的实施例上，但是其他配置是预期的。具体地，虽然诸如“根据本发明的实施例”等的表述在此使用，但是这些短语意思是一般的提及实施例可能性，而不是意在将本发明限制为特定的实施例配置。如在此使用的，这些术语可以提及可合并到其他实施例中的相同或不同的实施例。
[0097]本发明的实施例可以包括非瞬时性机器可读介质，非瞬时性机器可读介质包括通过一个或多个处理器可运行的指令，指令包括执行如在此所述的本发明构思的元件的指令。
[0098]上述说明性的实施例不被认为限制其发明。虽然已经描述了几个实施例，但是本领域技术人员将容易理解，在没有本质上偏离本公开的新颖的教导和优点的情况下，可以对那些实施例进行很多修改。因此，所有这样的修改意在包括在如权利要求中定义的此发明构思的范围之内。
【权利要求】
1.一种用于使用互补开关逻辑来选通时钟信号的方法，该方法包括: 接收时钟信号； 响应于具有第二电压电平的时钟信号将第一节点和第二节点预充电至第一电压电平; 响应于具有第一电压电平的时钟信号通过第一锁存器将第一节点锁存到第二电压电平；以及 响应于具有第一电压电平的时钟信号通过第二锁存器将第二节点锁存到第一电压电平。
2.如权利要求1所述的方法，进一步包括: 接收使能信号； 响应于具有第一电压电平的使能信号通过第一锁存器将第一节点锁存到第二电压电平；以及 响应于具有第一电压电平的使能信号通过第二锁存器将第二节点锁存到第一电压电平。
3.如权利要求1所述的方法，进一步包括产生选通的时钟信号。
4.如权利要求1所述的方法，进一步包括: 提供其中可以接收使能信号的设置时间； 在评估窗口之内评估第一节点和第二节点的电压电平；以及 从评估窗口借时间并且将借来的时间添加到其中可以接收使能信号的设置时间，使得提供额外的时间用于接收使能信号。
5.如权利要求4所述的方法,其中评估窗口与其中时钟信号位于高电压电平的时间段对应。
6.如权利要求1所述的方法，其中第一锁存器和第二锁存器中的至少一个包括电容性元件，并且不包括可以导通或关断的晶体管。
7.如权利要求1所述的方法，其中第一电压电平对应于高电压电平。
8.如权利要求1所述的方法，其中第二电压电平对应于低电压电平。
9.如权利要求8所述的方法，其中当时钟信号位于低电压电平时预充电发生。
10.如权利要求1所述的方法，进一步包括: 接收使能信号； 当使能信号变为位于第一电压电平时，产生模仿时钟信号的选通的时钟信号；以及 在使能信号变为位于第二电压电平之后，产生静止的选通的时钟信号。
11.如权利要求10所述的方法，进一步包括: 当使能信号于第二电压电平被去有效时，完成其中去有效发生所在的时钟信号的整个脉冲的模仿。
12.如权利要求11所述的方法，其中完成模仿的步骤进一步包括: 响应于使能信号的去有效，将第一节点和第二节点锁存到第二电压电平，使得时钟信号的整个脉冲被选通的时钟信号模仿。
13.如权利要求1所述的方法，进一步包括: 当时钟信号位于第一电压电平时，接收使能信号的有效；以及不管使能信号的有效，继续产生处于静止的选通的时钟信号。
14.一种互补电压开关集成时钟选通器(CICG)电路，包括: 第一和第二预充电晶体管，被配置为接收时钟信号； 连接至第一预充电晶体管的第一节点，第一预充电晶体管被配置为响应于时钟信号对第一节点预充电； 连接至第二预充电晶体管的第二节点，第二预充电晶体管被配置为响应于时钟信号对第二节点预充电； 连接至第一节点的第一锁存器；以及 连接至第二节点的第二锁存器。
15.如权利要求14所述的CICG电路，进一步包括: 连接至第一节点的反相器，该反相器被配置为对第一节点的电压电平反相并且产生选通的时钟信号。
16.如权利要求14所述的CICG电路，进一步包括: 评估晶体管， 被配置为接收时钟信号； 使能晶体管，连接至评估晶体管并且被配置为接收使能信号；以及反相使能晶体管，连接至第二节点并连接至评估晶体管，该反相使能晶体管被配置为接收反相使能信号。
17.如权利要求16所述的CICG电路，进一步包括: 连接至第一节点、第二节点、和使能晶体管的控制晶体管，其中第一节点连接至控制晶体管的栅极。
18.如权利要求16所述的CICG电路，其中: 评估晶体管连接至低电压电势；并且 第一预充电晶体管和第二预充电晶体管连接至高于该低电压电势的高电压电势。
19.如权利要求16所述的CICG电路，其中: 第一预充电晶体管被配置为响应于具有第二电压电平的时钟信号将第一节点预充电至第一电压电平； 第二预充电晶体管被配置为响应于具有第二电压电平的时钟信号将第二节点预充电至第一电压电平； 第一锁存器被配置为响应于具有第一电压电平的时钟信号将第一节点锁存到第二电压电平；以及 第二锁存器被配置为响应于具有第一电压电平的时钟信号将第二节点锁存到第一电压电平。
20.如权利要求16所述的CICG电路，其中: 第一锁存器被配置为响应于具有第一电压电平的使能信号将第一节点锁存到第二电压电平；以及 第二锁存器被配置为响应于具有第一电压电平的使能信号将第二节点锁存到第一电压电平。
21.如权利要求16所述的CICG电路，其中: 使能晶体管的源极连接至评估晶体管的漏极；以及反相使能晶体管的源极连接至评估晶体管的漏极。
22.如权利要求16所述的CICG电路，其中: 反相使能晶体管的漏极连接至第二节点。
23.一种用于使用互补开关逻辑来选通时钟信号的系统，该系统包括: 系统总线； 连接至系统总线的存储器； 与系统总线和存储器关联的用户接口 ；以及 处理器，被配置为经由系统总线控制存储器和用户接口，处理器包括一个或多个互补电压开关集成时钟选通器(CICG)电路。
24.如权利要求23所述的系统，其中所述一个或多个CICG电路进一步包括: 第一预充电晶体管和第二预充电晶体管，被配置为接收时钟信号； 连接至第一预充电晶体管的第一节点，第一预充电晶体管被配置为响应于时钟信号对第一节点预充电； 连接至第二预充电晶体管的第二节点，第二预充电晶体管被配置为响应于时钟信号对第二节点预充电； 连接至第一节点的第一锁存器；以及 连接至第二节点的第二锁存器。
25.如权利要求24所述的系统，其中所述一个或多个CICG电路进一步包括: 连接至第一节点的反相器，该反相器被配置为对第一节点的电压电平反相并且产生选通的时钟信号。
26.如权利要求24所述的系统，其中所述一个或多个CICG电路进一步包括: 评估晶体管，被配置为接收时钟信号； 使能晶体管，连接至评估晶体管并且被配置为接收使能信号；以及反相使能晶体管，连接至第二节点并连接至评估晶体管，该反相使能晶体管被配置为接收反相使能信号。
27.如权利要求26所述的系统，其中所述一个或多个CICG电路进一步包括: 连接至第一节点、第二节点、和使能晶体管的控制晶体管，其中第一节点连接至控制晶体管的栅极。
28.如权利要求26所述的系统，其中: 评估晶体管连接至低电压电势；并且 第一预充电晶体管和第二预充电晶体管连接至高于低电压电势的高电压电势。
29.如权利要求26所述的系统，其中: 第一预充电晶体管被配置为响应于具有第二电压电平的时钟信号将第一节点预充电至第一电压电平； 第二预充电晶体管被配置为响应于具有第二电压电平的时钟信号将第二节点预充电至第一电压电平； 第一锁存器被配置为响应于具有第一电压电平的时钟信号将第一节点锁存至第二电压电平；以及
第二锁存器被配置为响应于具有第一电压电平的时钟信号将第二节点锁存至第一电压电平。
30.如权利要求26所述的系统，其中: 第一锁存器被配置为响应于具有第一电压电平的使能信号将第一节点锁存至第二电压电平；以及 第二锁存器被配置为响应于具有第一电压电平的使能信号将第二节点锁存至第一电压电平。
31.如权利要求26所述的系统，其中: 使能晶体管的源极连接至评估晶体管的漏极；以及 反相使能晶体管的源极连接至评估晶体管的漏极。
32.如权利要求26所述的系统，其中: 反相使能晶体管 的漏极连接至第二节点。
【文档编号】G06F1/32GK104049713SQ201410095486
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月14日
【发明者】M.S.伯津斯, P.U.肯卡雷 申请人:三星电子株式会社