一种Grantley平台的主板的制作方法

一种Grantley平台的主板的制作方法
【专利摘要】本发明提供了一种Grantley平台的主板，该主板包括通过信号连接器和电源连接器连接CPU板模块和IO板模块。本发明提供的主板，通过固化几款CPU板模块，随时随需的设计IO板模块，通过CPU板模块和IO板模块的任意组装可以减少一半以上主板的开发数量，同时相应地减少了人力和物力的投入。
【专利说明】-种Grant ley平台的主板

【技术领域】
[0001] 本发明涉及一种计算机领域的主板，具体讲涉及一种Grant ley平台的主板。

【背景技术】
[0002] 几十年来，采用Intel和AMD芯片架构设计的主板占据了 PC和服务器市场90%以 上的份额。Intel和AMD公司在每次推出新一代CPU时，就同时推出并固定了与CPU搭配 的南北桥，并固定了 CPU支持的内存类型，主板设计厂商对此无法改变。主板厂商只可以简 单的选择CPU和内存的数目，例如根据主板支持CPU的个数，可以设计为单路、双路、四路、 八路主板，根据内存设计的数目可以分为8条内存、16条内存、24条内存主板。对于10部 分，主板设计厂商可以根据市场需求可以随意地变化设计支持的以太网卡、SAS HBA卡、SAS RAID卡、GPU卡、FC HBA卡、IB HBA卡等类型，每种10类型又有多款芯片可以支持实现，所 以不同主板厂商设计的主板是多种多样的。
[0003] 综合所述，尽管国内外的主板设计厂商很多，但所采用的CPU、桥片组和内存类型 是相同的，变化的只是主板的10部分和CPU、桥片组、内存的数目；不同的厂商就是依靠这 些变化的部分设计出差异化的主板。
[0004] 现有技术中，主板设计的方法为将CPU、桥片组、内存、10功能等所有的部分设计 在一个完整的主板上，但此种做法会为了修改一个10功能不得不重新设计一个完整的主 板，这包括根本不需要改动的CPU、桥片和内存等部分，为此而产生额外没必要的PCB生产、 焊接等费用以及相关的人力物力等研发费用，付出很大的额外代价。正因为现在的主板设 计模式，一个主板设计厂商限于有限的人力、物力只能开发维护少数的几款主板，实力雄厚 的主板厂商也仅能开发维护几十款主板而已。


【发明内容】

[0005] 为克服上述现有技术的不足，本发明提出一种Grantley平台的主板。
[0006] 实现上述目的所采用的解决方案为：
[0007] -种Grantley平台的主板，其改进之处在于：所述主板包括通过信号连接器和电 源连接器连接的CPU板模块和10板模块。
[0008] 进一步的，所述CPU板模块包括CPU电路、桥片组电路、内存电路、BMC电路、10板 模块的信号连接器和电源模块的电源连接器。
[0009] 进一步的，所述10板模块包括网络10电路、存储10电路、PCIE槽电路，键盘、鼠 标、VGA和USB电路。
[0010] 进一步的，所述10板模块包括10子模块和电源模块；
[0011] 所述10子模块分别通过所述信号连接器和所述电源连接器与所述CPU板模块连 接；
[0012] 所述电源模块通过所述电源连接器与所述CPU板模块连接。
[0013] 进一步的，通过固定的所述CPU板模块和变化的不同的所述10板模块组合成多种 类型的主板；
[0014] 所述CPU板模块连接一或两个电源模块，及任一或多个所述10子模块。
[0015] 进一步的，所述信号连接器包括公头和母头，通过所述公头和所述母头实现连接 的两个模块的电气信号的连通和电流的连通。
[0016] 进一步的，所述CPU板模块包括4个电源连接器，当所述CPU板模块和所述10子 模块之间信号连接器不能提供足够电流时，通过所述电源连接器为所述10子模块供电。
[0017] 进一步的，所述电源模块为采用CRPS电源的电源模块。
[0018] 进一步的，所述10子模块与所述CPU板模块的交互信号包括由BMC芯片引出的 VGA视频信号、由BMC芯片引出的NCSI信号、串□信号、USB信号、网络信号、电源信号、辅助 电源信号、由CPU引出的PCIE3. 0x20信号。
[0019] 进一步的，所述由CPU引出的PCIE3. 0x20信号的分配组合包括：组合I为xl6, x4、 组合 II 为 x8, x8, x4、组合 III 为 x4, x4, x4, x4, x4 ;
[0020] 所述10板模块的PCIE3. 0信号来自同一个CPU不同的PCIE通道；
[0021] 所述10板模块的NCSI信号来自同一个BMC的NCSI信号分叉而形成的两个信号。
[0022] 进一步的，所述10板模块包括10子模块一、10子模块二、10子模块三、10子模块 四、10子模块五；
[0023] 所述10子模块一与所述CPU板模块互联信号包括由BMC芯片引出的VGA视频信 号、串口信号、USB信号、网络信号LAN、正5V电源；
[0024] 所述10子模块二与所述CPU板模块互联信号包括由CPU引出的一个PCIE3. 0x20 信号、由BMC芯片引出的NCSI信号、正12V电源、正3. 3V电源、正3. 3V辅助电源；
[0025] 所述10子模块三与所述CPU板模块互联信号包括由CPU引出的另一个 PCIE3. 0x20信号、由BMC芯片引出的NCSI信号、正12V电源、正3. 3V电源、正3. 3V辅助电 源；
[0026] 所述10子模块四与所述CPU板模块互联信号包括由CPU引出的一个PCIE3. 0x20 信号、正12V电源、正12V辅助电源、正3. 3V电源；
[0027] 所述10子模块五与所述CPU板模块互联信号包括由CPU引出的另一个 PCIE3. 0x20信号、正12V电源、正12V辅助电源、正3. 3V电源；
[0028] 所述10子模块二和10子模块三的PCIE3. 0信号来自同一个CPU不同的PCIE通 道；所述10子模块二和10子模块三的NCSI信号是同一个BMC的NCSI信号分叉而形成的 两个信号；
[0029] 所述10子模块二和10子模块三分别与CPU板模块互联的两个信号连接器具有相 同的信号定义和信号排列；
[0030] 所述10子模块三和10子模块四的PCIE3. 0信号来自同一个CPU不同的PCIE通 道；
[0031] 所述10子模块二、10子模块三、10子模块四和10子模块五的PCIE3. 0x20分配的 组合包括：组合I为xl6, x4、组合II为x8, x8, x4、组合III为x4, x4, x4, x4, x4。
[0032] 与现有技术相比，本发明具有以下有益效果：
[0033] 1、本发明提供的主板通过主板模块化方案，固化几款CPU板模块，随时随需的设 计10板模块，通过CPU板模块和10板模块的任意组装可以减少一半以上主板的开发数量， 同时相应地减少了人力和物力的投入。
[0034] 2、一块完整主板的PCB层数在主板的每个区域是一样的，层数的多少决定于最复 杂的CPU部分；采用主板模块化方案后，CPU板模块和10板模块可以采用不同的PCB层数 来设计，由于10板模块设计简单，所以采用的PCB层数较少，一般可以做到比CPU板模块减 少2?6层。根据PCB生产厂商的报价可知，PCB板每少两层在同样面积的情况下可以节 约成本至少20%以上。
[0035] 3、用户对主板需求的差异性绝大部分体现在10功能差异性上，采用模块化设计 方案后，只需要设计10板模块而不用设计整块主板就可以满足用户的需求，而10板模块设 计时间短，易于实现，加工、生产、测试、运输简单，可实现全流程的简单化、灵活性。

【专利附图】

【附图说明】
[0036] 图1为Grant ley平台主板模块化示意图；
[0037] 图2为CPU板模块实施例示意图；
[0038] 图3为10子模块一实施例示意图；
[0039] 图4为10子模块二、三的四种类型a实施例示意图；
[0040] 图5为10子模块二、三的四种类型b实施例示意图；
[0041] 图6为10子模块二、三的四种类型c实施例示意图；
[0042] 图7为10子模块二、三的四种类型d实施例示意图；
[0043] 图8为10子模块四、五的三种类型a实施例示意图；
[0044] 图9为10子模块四、五的三种类型b实施例示意图；
[0045] 图10为10子模块四、五的三种类型c实施例示意图；
[0046] 附图标记：1_CPU板模块；2-10子模块一；3-10子模块二；4-10子模块三；5-10子 模块四；6-10子模块五；7-10子模块六；8-10子模块七；9-10板信号连接器一；10-10板 信号连接器二；11-10板信号连接器三；12-10板信号连接器四；13-10板信号连接器五； 14-电源连接器一；15-电源连接器二；16-CPU板模块上的电源连接器三的公头；17-CPU板 模块上的电源连接器四的公头；18-CPU板模块上的电源连接器五的公头；19-CPU板模块上 的电源连接器六的公头；20-10板模块上的电源连接器三的母头；21-10板模块上的电源连 接器四的母头；22-10板模块上的电源连接器五的母头；23-10板模块上的电源连接器六的 母头；24-电源线缆；25-电源线缆；26-电源线缆；27-电源线缆。

【具体实施方式】
[0047] 下面结合附图对本发明的【具体实施方式】做进一步的详细说明。
[0048] 本发明提供了一种Grant ley平台的主板，根据Grant ley平台主板每个部分的功 能特点和PCB布线布局的特点，将主板合理地拆分为几个部分或者模块，从而一块主板就 等于几个部分或模块的组合。
[0049] CPU板模块包括CPU电路，桥片组电路，内存电路，BMC (Baseboard Management Controller，基板管理控制器）电路，10板模块信号连接器和电源模块连接器。
[0050] 10板模块包括网络10电路，存储10电路，PCIE槽电路，键盘、鼠标、VGA、USB等相 关电路。
[0051] CPU板模块和10板模块之间通过连接器或者柔性PCB线缆等形式进行连接。CPU 板模块是一个主板中几乎不变化的部分，10板模块是一个主板中变化比较频繁的部分。保 持CPU板模块不变，而根据市场的需求随时地设计不同的10板模块，然后进行组合安装，就 可以设计出多种多样的不同主板。这种设计方法十分的灵活，一方面降低了技术难度，缩短 了研发时间，快速地把产品推向市场；另一方面节省了人力需求和成本。
[0052] 10板模块包括10子模块和电源模块；10子模块分别通过所述信号连接器和所述 电源连接器与所述CPU板模块连接；电源模块通过所述电源连接器与所述CPU板模块连接。
[0053] 通过固定的所述CPU板模块和变化的不同的所述10板模块组合成多种类型的主 板；所述CPU板模块连接一或两个电源模块，及任一或多个所述10子模块。
[0054] 10板模块包括最多五个10子模块和最多两个电源模块，主板设计时，任意包括一 个或多个10子模块，及一个或两个电源模块。
[0055] 本实施例中，Grantley平台主板分成1个CPU板模块和7个10子模块，如图1所 示。10子模块六7和10子模块七8为两个电源模块，用于给CPU板模块和5个10子模块 供电。
[0056] CPU板模块和7个10子模块之间分别通过相应的信号连接器和电源连接器进行互 联。
[0057] 所述信号连接器包含公头和母头，通过公头和母头的紧密配合实现所连两个模块 电气信号的连通，若CPU板模块上是公头，则在10板模块上就是母头。
[0058] CPU板模块1通过10板信号连接器一 9与10子模块一 2连接；CPU板模块1通过 10板信号连接器二10与10子模块二3连接；CPU板模块1通过10板信号连接器三11与 10子模块三4连接；CPU板模块1通过10板信号连接器四12与10子模块四5连接；CPU 板模块1通过10板信号连接器五13与10子模块五6连接；CPU板模块1通过电源连接器 一 14与10子模块六7连接；CPU板模块1通过电源连接器二15与10子模块七8连接。
[0059] CPU板模块设有4个电源连接器：电源连接器三的公头16、电源连接器四的公头 17、电源连接器五的公头18、电源连接器六的公头19。
[0060] 在10子模块二3、10子模块二4、10子模块四5、10子模块五6上分别设置对应 的电源连接器的母头，即连接器的母头20、21、22、23。
[0061] CPU板模块的电源连接器公头通过电源线缆（24?27)分别连接10子模块上相应 的母头，实现CPU板模块给相应10子模块供电。
[0062] 上述电源连接器用于在10子模块与CPU板模块相连的信号连接器（10?13)不 能提供足够电流能力的情况下，提供额外的电源供应能力。
[0063] 本实施例中的主板的电流的拓扑结构如图1所示：10子模块六7和10子模块七8 为两个电源模块，给CPU板模块1提供电流，在CPU板模块上汇集在一起。
[0064] CPU板模块把电流分流给电源连接器三的公头16、电源连接器四的公头17、电源 连接器五的公头18、电源连接器六的公头19、10板信号连接器一 9、10板信号连接器二10、 10板信号连接器三11、10板信号连接器四12、10板信号连接器五13。
[0065] 10子模块一 2通过10板信号连接器一 9从CPU板模块获得电流。10子模块二3 通过10板连接器二10获得CPU板模块的电流，若10子模块二3需要功耗比较大，再通过 电源线缆24连接电源连接器三的公头16和电源连接器三的母头20,从CPU板模块获取电 流。
[0066] 同理，10子模块三4从10板连接器三11和电源连接器四获取电流；10子模块四 5从10板连接器四12和电源连接器五获取电流；10子模块五6从10板连接器五13和电 源连接器六获取电流。
[0067] 本实施例中，具体提供了设备类型：
[0068] 10子模块六和10子模块七可米用CRPS电源（Common Redundant Power Supply, 冗余电源）。
[0069] 电源连接器一、二的母头（14?15)可以采用FCI公司的型号为10035388-102LF 连接器，或者等价的连接器，公头设置于CRPS电源上。
[0070] 10板信号连接器（9?13)的母头可以采用AMPHENOL公司型号为G630HAA22246EU 连接器，或者其他形式的连接器。公头采用金手指的方式，或者其他形式的连接器。
[0071] 电源连接器三、四、五、六的公头（16?19)可以采用Foxconn公司的型号为 HM306-P1H12连接器，或者其他形式的连接器。
[0072] 电源连接器三、四、五、六的母头（20?23)可以采用AMPHENOL公司的型号为 G874D121202CEU连接器，或者其他形式的连接器。
[0073] 如图2所示，图2为CPU板模块设计实施例示意图，CPU板模块包含主板中固定 不变的部分或者很少变化的部分，具体的来说包括Intel Xeon CPU201，内存202, Intel PCH203, BMC204, 5个10板信号连接器（205?209)，6个电源连接器（210?215)。
[0074] Intel Xeon CPU的型号可以是Haswell，数量可以是1个，或者多个，本发明以2个 CPU来阐述，CPU之间采用QPI总线互联。Intel PCH的型号是C610,采用DMI2总线和CPU 互联。
[0075] BMC型号采用Aspeed公司的AST2400,通过USB总线、PCIE xl总线和Intel PCH 互联。
[0076] 由BMC芯片引出VGA视频信号、串口信号、USB信号、网络信号（LAN)和正5V电源 通过10板信号连接器一连接到10子模块一，实现基本的10功能，如图2和图3所示。
[0077] 由BMC芯片引出NCSI信号采用分叉的方式连接到10子模块二和10子模块三，与 两个10子模块上的网络控制器边带信号接口相连，实现BMC的带外管理功能。
[0078] 若10子模块上没有带NCSI功能的网络控制器，NCSI信号闲置不用。
[0079] CPU板模块的第一个CPU引出2个PCIE3. 0x20bus，分别经过10板信号连接器二 和10板信号连接器三引入到10子模块二和10子模块三。
[0080] 正12V电源、正3. 3V电源、正3. 3V辅助电源也是通过10板信号连接器二和10板 信号连接器三分别引入到10子模块二和10子模块三。
[0081] 如图4?图7所示，10子模块二、三的四种类型实施例示意图。
[0082] 根据 Intel Haswell CPU 的特点，PCIE3. 0x20bus 可以分配成（组合 1 :xl6, x4)， (组合2 :x8, x8, x4)，（组合3 :x4, x4, x4, x4, x4)，如表1所示。据此，10子模块二和10 子模块三至少可以设计成4种类型。
[0083] 10子模块二和10子模块三的第一种10子模块利用组合2的PCIE分配方式，如图 4所示。
[0084] PCIE x4bus连接百兆或者千兆网络控制器然后外接RJ45网口，实现以太网功能。 若所采用的百兆或者千兆网络控制器具有NCSI信号接口，还需要连接来自CPU板模块的 NCSI信号，芯片可以采用Intel公司的82576千兆网络芯片。
[0085] 一个PCIEx8bus可以连接万兆（10G)以太或IB网络芯片然后连接SFP+接口，实 现高速网络功能，芯片可以采用Intel公司的X540,或者mellanox公司的MT27504A1。
[0086] 另外一个PCIE x8bus可以连接SAS HBA芯片或者RAID芯片然后连接SAS接口，实 现存储功能，芯片可以采用LSI公司的3008或者3108芯片。
[0087] 10子模块上还有一个电源连接器母头228,通过电源线缆连接CPU板模块上相应 电源连接器公头，可以在10板连接器提供电源之外额外提供一个电源。
[0088] 10子模块二和10子模块三的第二种10子模块利用组合3的PCIE分配方式，如图 5所示。5个PCIE x4bus各自连接一个标准的PCIE x4connector，可以插入市场上标准的 PCIE板卡。NCSI功能闲置不用。10子模块上还有一个电源连接器母头228,通过电源线缆 连接CPU板模块上相应的电源连接器公头，可以在10板连接器提供电源之外额外提供一个 电源。
[0089] 10子模块二和10子模块三的第三种10子模块利用组合2的PCIE分配方式，如图 6。 1个PCIE x4bus连接一个标准的PCIE x4connector，2个PCIE x8bus各自连接一个标准 的PCIE x8connector，可以插入市场上标准的PCIE板卡。NCSI功能闲置不用。10子模块 上还有一个电源连接器母头228,通过电源线缆连接CPU板模块上相应的电源连接器公头， 可以在10板信号连接器提供电源的基础上额外提供一个电源。
[0090] 10子模块二和10子模块三的第四种10子模块利用组合1的PCIE分配方式，如图 7。 1个PCIE x4bus连接一个标准的PCIE x4connector，1个PCIE xl6bus连接一个标准的 PCIE xl6connector，可以插入市场上标准的PCIE板卡，特别可以利用PCIE xl6connector 插入GPU卡。NCSI功能闲置不用。10子模块上还有一个电源连接器母头228,通过电源线 缆连接CPU板模块上相应的电源连接器公头，可以在10板信号连接器提供电源的基础上额 外提供一个电源。
[0091] CPU板模块的第二个CPU引出2个PCIE3. 0x20bus，分别经过10板信号连接器四 和10板信号连接器五引入到10子模块四和10子模块五。正12V电源、正12V辅助电源、 正3. 3V电源也是通过10板信号连接器四和10板信号连接器五分别引入到10子模块四 和10子模块五。根据Intel Haswell CPU的特点，PCIE3. 0x20bus可以分配（组合1 :xl6， x4)，（组合2 :x8, x8, x4)，（组合3 :x4, x4, x4, x4, x4)，如表1所示。据此，10子模块四和 10子模块五至少可以设计成3种类型。
[0092] 如图8?图10所示，图8?图10为10子模块四、五的三种类型实施例示意图。
[0093] 10子模块四和10子模块五的第一种10子模块利用组合3的PCIE分配方式，如 图8所示。5个PCIE x4bus各自连接一个标准的PCIE x4connector，可以插入市场上标准 的PCIE板卡。10子模块上还有一个电源连接器母头233,通过电源线缆连接CPU板模块上 相应的电源连接器公头，可以在10板信号连接器提供电源之外额外提供一个电源。
[0094] 10子模块四和10子模块五的第二种10子模块利用组合2的PCIE分配方式，如图 9。1个PCIE x4bus连接一个标准的PCIE x4connector，2个PCIE x8bus各自连接一个标准 的PCIE x8connector，可以插入市场上标准的PCIE板卡。10子模块上还有一个电源连接器 母头233，通过电源线缆连接CPU板模块上相应的电源连接器公头，可以在10板连接器提供 电源之外额外提供一个电源。
[0095] 10子模块四和10子模块五的第三种10子模块利用组合1的PCIE分配方式，如 图 10。1 个 PCIE x4bus 连接一个标准的 PCIE x4connector，1 个 PCIE xl6bus 各自连接 一个标准的PCIE xl6connector，可以插入市场上标准的PCIE板卡，特别可以利用PCIE xl6connector可以插入GPU卡。10子模块上还有一个电源连接器母头233,通过电源线缆 连接CPU板模块上相应的电源连接器公头，可以在10板连接器提供电源之外额外提供一个 电源。
[0096] 10子模块一、10子模块二、10子模块三、10子模块四和10子模块五利用10板信 号连接器提供的信号接口采用不同厂家芯片、不同用途芯片和连接器，可以组合设计成多 种多样的10板，可以多达上百种，并不限于以上所介绍的几种形式。利用本发明所阐述的 主板模块化设计方法，一种CPU板模块可以搭配上百种10子模块，可以实现上百种不同功 能的主板。
[0097] CPU板模块也不只限于Grantley平台，同样也适用于Intel其他CPU平台，AMD公 司的CPU平台，或者其他CPU平台。
[0098]
[0099] 表 1

【权利要求】
1. 一种Grantley平台的主板，其特征在于：所述主板包括通过信号连接器和电源连接 器连接的CPU板模块和10板模块。
2. 如权利要求1所述的主板，其特征在于：所述CPU板模块包括CPU电路、桥片组电路、 内存电路、BMC电路、10板模块的信号连接器和电源模块的电源连接器。
3. 如权利要求1所述的10板模块，其特征在于：所述10板模块包括网络10电路、存 储10电路、PCIE槽电路，键盘、鼠标、VGA和USB电路。
4. 如权利要求1所述的10板模块，其特征在于：所述10板模块包括10子模块和电源 模块； 所述10子模块分别通过所述信号连接器和所述电源连接器与所述CPU板模块连接； 所述电源模块通过所述电源连接器与所述CPU板模块连接。
5. 如权利要求4所述的主板和10板模块，其特征在于：通过固定的所述CPU板模块和 变化的不同的所述10板模块组合成多种类型的主板； 所述CPU板模块连接一或两个电源模块，及任一或多个所述10子模块。
6. 如权利要求1所述的主板，其特征在于：所述信号连接器包括公头和母头，通过所述 公头和所述母头实现连接的两个模块的电气信号的连通和电流的连通。
7. 如权利要求1所述的主板，其特征在于：所述CPU板模块包括4个电源连接器，当所 述CPU板模块和所述10子模块之间信号连接器不能提供足够电流时，通过所述电源连接器 为所述10子模块供电。
8. 如权利要求4所述的主板，其特征在于：所述电源模块为采用CRPS电源的电源模 块。
9. 如权利要求1所述的主板，其特征在于：所述10子模块与所述CPU板模块的交互信 号包括由BMC芯片引出的VGA视频信号、由BMC芯片引出的NCSI信号、串口信号、USB信号、 网络信号、电源信号、辅助电源信号、由CPU引出的PCIE3. 0x20信号。
10. 如权利要求9所述的主板，其特征在于：所述由CPU引出的PCIE3. 0x20信号的分 配组合包括：组合I为xl6, x4、组合II为x8, x8, x4、组合III为x4, x4, x4, x4, x4 ; 所述10板模块的PCIE3. 0信号来自同一个CPU不同的PCIE通道； 所述10板模块的NCSI信号来自同一个BMC的NCSI信号分叉而形成的两个信号。
11. 如权利要求4所述的主板，其特征在于：所述10板模块包括10子模块一、10子模 块二、10子模块三、10子模块四、10子模块五； 所述10子模块一与所述CPU板模块互联信号包括由BMC芯片引出的VGA视频信号、串 口信号、USB信号、网络信号LAN、正5V电源； 所述10子模块二与所述CPU板模块互联信号包括由CPU引出的一个PCIE3. 0x20信号、 由BMC芯片引出的NCSI信号、正12V电源、正3. 3V电源、正3. 3V辅助电源； 所述10子模块三与所述CPU板模块互联信号包括由CPU引出的另一个PCIE3. 0x20信 号、由BMC芯片引出的NCSI信号、正12V电源、正3. 3V电源、正3. 3V辅助电源； 所述10子模块四与所述CPU板模块互联信号包括由CPU引出的一个PCIE3. 0x20信号、 正12V电源、正12V辅助电源、正3. 3V电源； 所述10子模块五与所述CPU板模块互联信号包括由CPU引出的另一个PCIE3. 0x20信 号、正12V电源、正12V辅助电源、正3. 3V电源； 所述10子模块二和10子模块三的PCIE3. 0信号来自同一个CPU不同的PCIE通道；所 述10子模块二和10子模块三的NCSI信号是同一个BMC的NCSI信号分叉而形成的两个信 号； 所述10子模块二和10子模块三分别与CPU板模块互联的两个信号连接器具有相同的 信号定义和信号排列； 所述10子模块三和10子模块四的PCIE3. 0信号来自同一个CPU不同的PCIE通道； 所述10子模块二、10子模块三、10子模块四和10子模块五的PCIE3. 0x20分配的组合 包括：组合 I 为 xl6, x4、组合 II 为 x8, x8, x4、组合 III 为 x4, x4, x4, x4, x4。
【文档编号】G06F1/16GK104063023SQ201410277735
【公开日】2014年9月24日 申请日期:2014年6月20日 优先权日:2014年6月20日
【发明者】郑臣明, 柳胜杰 申请人:曙光信息产业(北京)有限公司