一种芯片内互联线驱动器预加重功能的优化方法与流程

本发明涉及一种芯片内互联线驱动器预加重功能的优化方法。

背景技术：

CMOS规模技术导致产生更快的设备。互连线的宽度和厚度也同样减少了。此外，相邻线之间的间距也变得更窄。然而，对更高级系统复杂性的需求使得芯片的平均尺寸更相近或者略大，这使得互连的长度没有明显减少。加长的线、交叉截面减少以及临近互连线的周边会产生大量寄生电阻和电容。在这样的线路上的传输数字脉冲会使得延时增加和边沿变化率变缓。这些影响特别是对高速时钟分布和数据通信不利的。有损芯片内互连会明显降低系统在速度和功耗方面的性能。

变换器缓冲区和中继器因其简单易用而广泛应用于驱动有损线路。然而，为了增加线路的带宽，那么要求扩大缓冲区或采用更多中继器，这将消耗更多的能量。除电压模式的缓冲区之外，也提出了电流模式驱动器以驱动芯片内的互联。预加重技术是一种减少线路延时和提高信号完整性的有效方法。这种技术过度驱动，使的互连传输侧电压脉冲比信号摆幅高很多。实际上，通过突出驱动信号的高频分量使得线路的低通特性均等。然而，缺少优化预加重信号波形的正式方法。

在本文中，我们提出了一种优化预加重波形的分析方法。已知互连参数和指定的互连输出信号的摆幅和边沿变化率，我们分析得到相应的输入信号波形。产生的输出信号补偿线路损耗，并且产生要求的输出信号。这个结果可用来指导互连线驱动器设计，以达到最优的速度-功率性能。

技术实现要素：

本发明要解决的技术问题是提供一种芯片内互联线驱动器预加重功能的优化方法。

为解决上述技术问题，本发明的技术方案为：一种芯片内互联线驱动器预加重功能的优化方法，其创新点在于：所述步骤为：

a)反向信号分析；

b)芯片内互连建模；

c)输出电压建模；

d)RC分布式线路；

e)RLC分布式线路。

进一步的，所述步骤a具体为：线路的特征阻抗不受控，并且线路没有终止，驱动器将信号能量耦合到线路，接收器在线路的末端检测输出信号，并且与CMOS逻辑相连；

按照常规，驱动器和接收器都是基于CMOS变换器的，因此，输入和输出电压都是数字脉冲，其幅度被限制为“0”和“1”两种逻辑状态，在本配置中，线路末端的最大的边沿变化率是受链路的带宽限制，预加重驱动器能够克服这个缺点，并且提高互连的信号速度和完整性，在时域内，驱动器以比信号摆幅更高的电压脉冲过度驱动线路的传输末端，等价地，在频域内，驱动器通过预加重信号功率谱的高频分量使得线路的低通特性均等化，结果，输出信号的延时和漂移同时减少；

为了达到期望的输出电压的速率和电压摆幅，需要确定过驱脉冲的数量、幅度和持续时间，过大的数值或持续时间可能导致线路末端的电压过冲，相反地，不足的数值或持续时间导致产生信号速率没有达到设计要求，基于所要求的输出信号，最优输入信号波形需要通过分析的方法来获得；

对于电压模式的信号，因为线路没有终止，所以代表典型接收器的输入阻抗，通过，输出电流可用输出电压来表示；

为了从特定输出信号反向得到输入信号的目的，可通过传输矩阵来表示他们之间的关系(也被称为ABCD矩阵)；

用式(1)代换，那么式(2)可改写为

若ABCD元素的表达式和输出电压已知，那么可通过求解式(2)解析得到输入信号。

进一步的，所述步骤b具体为：集中和分布式电路模型可被用来描述芯片内互连的行为，

RC-模型是一种低阶电路，其传输矩阵的频域内闭环表达式为

这里s是拉普拉斯变换的复合参数；

然而，随着互连长度增加和信号转换时间减少，集中模型在建模互连行为方面变得不是很准确，然后，互连需被看做是分布式系统；

对于分布式RLC模型，其频域范围内的传输矩阵的闭环表达式如下

这里是线路特征阻抗，表示如下

是传播常数，是线路的长度

R、L和C分别为总的线路电阻、电感和电容；

结合式(3)和(5)，依据输出电压，输入电压和电流在频域内表达如下：

因此式(8)的解都在“S”域中，逆拉普拉斯变化可用来获得输入电压和电流的时域解；

然而，注意式(8)，和表达式包含cosh和sinh函数，其时域的逆拉普拉斯变换不存在，为了得到和的解析解，cosh和sinh函数可用其幂级数的泰勒展开式来替换；

用式(6)替代、式(7)替代，并且代入式(10)，那么式(8)可重写为

式(11)中的幂级数是s的多项式的无穷和，数值计算显示，对于R、L和C的实际值，式(11)中项的多少和信号频率随着n的增加而单调减少，因此，式(11)可通过只包含有限项多项式(N项和M项)来近似，高阶项在误差允许范围内可以忽略，经过这样的近似之后，式(11)可重新写为

这里的系数是从式(11)得到的，并且是以线路的参数来表示

同样地，对于，我们有

正如从式(13)和式(14)所看到，系统逆变换函数中和的值不仅依赖于线路参数，也依赖于负载阻抗，与特征阻抗相比越小，高阶项在式(12)中越有意义，

N和M的值可由误差允许所确定

这里

s＝j2πf (16)

f为信号频率

数值例子可用来提供有价值的信息和从误差允许方面来了解所要求的N和M值，以130-nm的CMOS过程为例，最小宽度和最小间隙的中间金属层中1mm长互连总电阻、电感和电容分别计算为285、0.96nH和267fF，信号频率假定为1GHz，接收端的大小假设为0.6m/0.3m；

当fF，与fF和pF时相应的误差分别归一化为(₀)，对于N和M的值相同时，较大的会增加数值误差，并且因此要求式(12)S的更高阶项。

进一步的，所述步骤c具体为：在数字应用中，互连输出电压时是数字脉冲信号，为了求解式(2)和得到互连输入电压和电流的解析解，、和通过闭环表达式分析建模；

分段线性模型上升沿的拉普拉斯变换的上升沿为

在式(18)中，分母中S项的最高阶为2，将式(18)代入式(12)中，若N和M都不小于2的话，那么输入信号的频域解和中含有项，且，因此非负阶项的逆拉普拉斯变换是delta函数；

L^-1[s^P]＝δ(t)，p≥0 (19)

和的时域解为和的逆拉普拉斯变换，反过来，和的时域解将包含delta函数，由于delta函数的无限功率谱密度的原因，设计一个能提供这样的电压或电流脉冲的互连驱动器是不可行的；

为了得到互连输入信号的实际解，需要以其拉普拉斯变换的分母中包含足够高阶项的方式建模，频域输出电压的一般表达式可重新表达为最高阶为K逆多项式函数

将式(20)代入到式(12)，那么输入信号频域的一般表达式为

为了避免和时域解的冲击响应，式(21)中的分母的最高阶要比分子的最高阶高

K＞N

K＞M. (22)

为了得到输出电压分母高阶项的一种方法是利用拉普拉斯第n阶时域微分特性，这说明函数的拉普拉斯变换等于其第n阶时域微分的拉普拉斯变换除以

利用这个特性，可从的n阶时域微分开始建模，而可以此积分得到

因为一阶微分在时域内不连续，二阶微分包含delta函数，这意味着为了完全利用式(23)显示的特性，需为一个函数且其微分在时域内连续；

为了连续的目的，那么避免被建模为一个分段线性函数，通过sine和cosine函数来构建，其时域微分分别是sine和cosine函数，因此，所有微分也是由sine和cosine函数组成，这意味着不仅在时域连续，而且其所有的微分也是时域连续的，的连续特性意味着可用sine和cosine函数来首先设计其n阶微分，然后得出和；

利用式(24)设计的优势体现在频域上，若的n阶微分是通过sine函数建模的，那么其拉普拉斯变换是与成反比；

将式(25)代入式(23)中，分母的s项最高阶为，因此，对于式(21)中的N和M，满足条件(22)；

被假设有相等的上升和下降时间，微分包含sine函数，其时域上升沿的闭环表达式为

式(26)的拉普拉斯变换为

将式(27)代入式(23)中，是式(27)除以s的结果

在式(28)中，分母的项的最高阶为3，或在式(20)中K＝3，

的上升沿表达如下

分母项的最高阶为4或在式(20)中；

采用这种方法，对于任何的值，可以用式(20)来为建模，这样的话可以得到和实际的时域波形，这个波形不包含冲击响应。

进一步的，所述步骤d具体为：对于数字应用中大多数常规芯片内互连，线路电感没有线路电阻和电容那么重要，为了减少计算复杂度，使用RC分布式模型，这些互连可被建模成有损传输线路，并且L项在式(11)中被省略，然而，因为互连是通过分布式模型来表达，那么传输矩阵仍然是由sinh和cosh函数所组成，同样的微分需让L等于0；

对于给定的互连，通过指定性能参数，例如，电压摆幅和输出电压的10％–90％上升时间，可相应地得到输入电压和电流波形；

给定互连的规模是典型的130nm的CMOS过程，信号路径是在最小宽度和间隙中间金属层到周围的接地线，此设置估计RC寄生反应的最坏情况的场景，电磁仿真计算线路电阻和电容分别为285/mm和267fF/mm，假设互连接收器是大小为0.6m/0.3m的CMOS变换器；

要求的输出电压上升时间为100ps，相应的输入电压是预加重的数字脉冲，其峰值电压为0.07V，减少到50ps，过驱动电压增强，其峰值等于0.29V，驱动电流脉冲的大小也增加，当进一步减少到25ps，需求明显的预加重驱动电压，并且其最大值为0.9V，产生这样一个输入波形可能不实用，因为输入信号波形是通过反向信号分析来进行最优化，以确保互连的输出端没有电压过冲，

SPICE中的正向分析被用来近似数值计算，SPICE产生实际电流脉冲以匹配分析得到输入电流波形的一般形状，近似电流脉冲被用来驱动互连，并且评估了所产生输入和输出电压波形；

采用电流脉冲来驱动互连，所产生的互连输入电压有0.298V的预加重，且其1V摆幅的输出电压上升时间为48.5ps，结果密切匹配设计参数，虽然分析计算输入电流波形十分复杂和不实在的，可尝试产生电流脉冲来匹配边沿变化率和计算电流波形的总区域，所产生的26.2ps输出电压上升时间和1V的摆幅接近设计规范；

通过集成瞬时功率来计算每个周期能量

保持信号摆幅会大幅增加线路上的能耗，减少输出电压上升时间。

进一步的，所述步骤e具体为：在现代超大规模集成电路中，芯片内互连的电感在评估互连性能方面起非常重要的作用，反向信号分析法是一种用来研究电感如何影响整个互连性能的有用工具；

RLC分布式模型参数是以RLC模型为基准，线路电阻和电容分别保持在285/mm和267fF/mm，假设信号路径和返回路径是最小线距的十倍，电磁仿真计算线路电感为0.96nH/mm，互连是1mm长，并且输出电压摆幅为1V；

SPICE中的前向分析再次用来近似反向信号分析法，通过理论分析得到的近似驱动电流信号等于49.3ps的上升时间和1-V摆幅，相应的输入电压有0.271V的预加重作用，当输出电压上升时间减少到25ps，计算输入电流波形显示非常复杂的方式，近似电流脉冲匹配边沿变化率和计算电流波形的总区域，依据摆幅和上升时间，所产生的输出电压满足设计规范，然而，在输出电压中观察到小幅的过冲，因为近似电流脉冲不能完全取消由互连电感诱导的振铃效应；

当输出电压上升时间时100ps，RC和RLC分布式模型之间的输入电压和电流波形非常类似，然而，当输出电压上升时间减少到25ps时，RLC模型的输入电压和电流波形显示比RC模型更加复杂的方式，这种复杂性对于抵消由互连电感诱导的反应和振铃效应是必要的；

对于同样输出电压上升时间，互连电感可减少输入过驱电压的大小；

此外，输入和输出电压上升时间近似满足线性关系，输出电压上升时间比输入电压上升时间大10ps，互连电感对输出上升时间影响最小。

本发明的优点在于：本发明的方法证明了芯片内互连驱动器预加重的优化技术，通过指定互连输出电压摆幅和上升时间，可分析得到驱动电压和电流的波形，这个分析可为互连驱动器实际提供有价值的指导，仿真证明了分析得到的输入信息的近似值能产生符合要求的输出波形，这个分析也应用来评估互连功耗和线路电感对性能的影响。

附图说明

图1显示了芯片内互连线路的典型的发信号方法的信号分析的逆图：通过指定波形所需的输出信号，所需的输入的信号波形可以据此导出。

(Fig.1.Illustration of the inverse signaling analysis：by specifying the waveform of the desired output signal，the required input signal waveform can be derived accordingly)。

图2为图1中的互连可建模成的两端网络图：图2中二端口网络模型的芯片信号，其中Z_L表示负载阻抗的线

Fig.2.Two-port network model of the on-chip signaling，where Z_Lrepresents(the load impedance of the line.)。

图3显示集中RC-模型，这是一种为互连的信号延时建模的简单方法结构示意图

Fig.3.Lumped RCπ-model of on-chip interconnects，where R_w andC_w are(the total interconnect resistance and capacitance，respectively.)。

图4显示RLC互连的分布式电路模型的结构示意图：图4分布式的RLC模型上的片上互连线作为有损传输线，R、L和C分别是线电阻、电感和电容单位长度

Fig.4shows the distributed circuit model of RLC intercon-nects，where R，L，and C are per-unit-length interconnect resis-(tance，inductance，and capacitance，respectively.)。

图5分别画出了数值误差和反N和M的曲线图

(Fig.5.Numerical errors of(12)against N and M.)。

图6为比较了互连的不同负载电容时的平均数值误差的曲线图：

对N到M的数值误差(ε>的意思是：<ε>在尊重C_L＝100fF and C_L＝1pF，分别被规范化为<ε>当C_L＝10fF

Fig.6.Mean numerical errors<ε>against N and M.<ε>in respect to C_L＝(100fF and C_L＝1pF，respectively，are normalized to<ε>when C_L＝10fF.)。

图7显示了时域数字脉冲的常规分段模型示意图

Fig.7.Piecewise linear model of the interconnect output voltage in time do-(main，where V₀is the signal swing and t_r is the 10％-90％rise time.)。

图8显示图7中分段线性模型的一阶和二阶时域微分

Fig.8.(a)First-and(b)second-order derivatives of the piecewise linear model(of a digital pulse.)。

图9(a)显示从其一阶微分得出的的波形曲线图。

图9(b)显示了从的二阶微分得出的波形。

Fig.9.Design examples of deriving the output voltage waveform from its nth-order derivatives.The voltage scale is normalized to the signal swing V₀(and the time scale is normalized to the 10％～90％rise time t_r.)。

图10为给定互连的规模是典型的130nm的CMOS过程曲线图

Fig.10.Cross section of an on-chip interconnect on an intermediate metal layer(with minimum width and spacing to surrounding ground lines.)。

图11(a)(b)(c)所示的数值结果也被用来计算线路上能耗与输出电压上升时间的曲线图

Fig.11.Design examples for the RC distributed line.The input voltage and current waveforms for 1-mm-long line with output voltage rise time of(a)100，((b)50，and(c)25ps，respectively.)。

图12(a)(b)显示输出电压50s上升时间的近似过程的曲线图

(Fig.12.SPICE approximation of the inverse signaling analysis.The interconnect is a1-mm-long_distributed line.The design parameters for the interconnect output voltage are 1-V signal swing，and 10％-90％rise time of(a)50and(b)25ps，respectively)。

图13为计算线路上能耗与输出电压上升时间的曲线图

(Fig.13.Energy consumption per cycle versus the output voltage rise time)。

图14显示对于驱动RLC分布式模型分别达到100、50和25ps上升时间的10％–90％时，设计输入电压和电流波形的数值例子的曲线图

(Fig.14.Design examples for RLC distributed line.Input voltage and current waveforms for 1-mm-long line with output voltage rise time of(a)100,(b)50,and(c)25ps,respectively)。

在图15(a)(b)显示了期望的输出电压与上升时间的曲线图

(Fig.15.SPICE approximation of the inverse signaling analysis.The interconnect is a 1-mm-long RLC distributed line.The design parameters for the interconnect output voltage are 1-V signal swing,and 10％–90％rise time of(a)50and(b)25ps,respectively)。

图16显示了最大过驱电压的大小与输出电压上升时间的关系图

(Fig.16.Maximum input overdrive voltage versus output voltage rise time for different values of the line inductance)。

图17显示了输入电压上升时间与输出电压上升时间的曲线图

(Fig.17.Interconnect input voltage 10％–90％rise time versus output voltage rise time for different values of line inductance)。

具体实施方式

本发明的芯片内互联线驱动器预加重功能的优化方法通过以下步骤实现：

第一步，反向信号分析：

图1显示了芯片内互连线路的典型的发信号方法。线路的特征阻抗不受控，并且线路没有终止。驱动器将信号能量耦合到线路。接收器在线路的末端检测输出信号，并且与CMOS逻辑相连。

按照常规，驱动器和接收器都是基于CMOS变换器的。因此，输入和输出电压都是数字脉冲，其幅度被限制为“0”和“1”两种逻辑状态。在本配置中，线路末端的最大的边沿变化率是受链路的带宽限制。预加重驱动器能够克服这个缺点，并且提高互连的信号速度和完整性。在时域内，驱动器以比信号摆幅更高的电压脉冲过度驱动线路的传输末端。等价地，在频域内，驱动器通过预加重信号功率谱的高频分量使得线路的低通特性均等化。结果，输出信号的延时和漂移同时减少。

为了达到期望的输出电压的速率和电压摆幅，需要确定过驱脉冲的数量、幅度和持续时间。过大的数值或持续时间可能导致线路末端的电压过冲。相反地，不足的数值或持续时间导致产生信号速率没有达到设计要求。基于所要求的输出信号，最优输入信号波形需要通过分析的方法来获得。

图1中的互连可建模成一个如图2所示的两端网络。这里是驱动器提供的驱动电压，为接收器的输入口的输出电压，是互连的负载阻抗。

对于电压模式的信号，因为线路没有终止，所以代表典型接收器的输入阻抗。通过，输出电流可用输出电压来表示。

为了从特定输出信号反向得到输入信号的目的，可通过传输矩阵来表示他们之间的关系(也被称为ABCD矩阵)。

用式(1)代换，那么式(2)可改写为

若ABCD元素的表达式和输出电压已知，那么可通过求解式(2)解析得到输入信号。

第二步，芯片内互连建模：

集中和分布式电路模型可被用来描述芯片内互连的行为。图3显示集中RC-模型，这是一种为互连的信号延时建模的简单方法，和分别是总的互连电阻和电容。

RC-模型是一种低阶电路，其传输矩阵的频域内闭环表达式为

这里s是拉普拉斯变换的复合参数。

然而，随着互连长度增加和信号转换时间减少，集中模型在建模互连行为方面变得不是很准确。然后，互连需被看做是分布式系统。

图4显示RLC互连的分布式电路模型，这里R、L和C分别是每单位长度互连的电阻、电感和电容。

对于分布式RLC模型，其频域范围内的传输矩阵的闭环表达式如文献所示。

这里是线路特征阻抗，表示如下

是传播常数，是线路的长度

R、L和C分别为总的线路电阻、电感和电容。

结合式(3)和(5)，依据输出电压，输入电压和电流在频域内表达如下：

因此式(8)的解都在“S”域中，逆拉普拉斯变化可用来获得输入电压和电流的时域解。

然而，注意式(8)，和表达式包含cosh和sinh函数，其时域的逆拉普拉斯变换不存在。为了得到和的解析解，cosh和sinh函数可用其幂级数的泰勒展开式来替换。

用式(6)替代、式(7)替代，并且代入式(10)，那么式(8)可重写为

式(11)中的幂级数是s的多项式的无穷和。数值计算显示，对于R、L和C的实际值，式(11)中项的多少和信号频率随着n的增加而单调减少。因此，式(11)可通过只包含有限项多项式(N项和M项)来近似。高阶项在误差允许范围内可以忽略。经过这样的近似之后，式(11)可重新写为

这里的系数是从式(11)得到的，并且是以线路的参数来表示

同样地，对于，我们有

正如从式(13)和式(14)所看到，系统逆变换函数中和的值不仅依赖于线路参数，也依赖于负载阻抗。与特征阻抗相比越小，高阶项在式(12)中越有意义。

N和M的值可由误差允许所确定

这里

s＝j2πf (16)

f为信号频率

数值例子可用来提供有价值的信息和从误差允许方面来了解所要求的N和M值。以130-nm的CMOS过程为例，最小宽度和最小间隙的中间金属层中1mm长互连总电阻、电感和电容分别计算为285、0.96nH和267fF。信号频率假定为1GHz。接收端的大小假设为0.6m/0.3m。

图5分别画出了数值误差和反_N和_M。从图5中可以看到数值计算误差随着N和M明显下降。因此，选择较大的N和M值不应明显影响数值精度。

图6比较了互连的不同负载电容时的平均数值误差()，()定义为N和_M的平均值，

在图中，当fF，与fF和pF时相应的误差分别归一化为(₀)。对于N和M的值相同时，较大的会增加数值误差，并且因此要求式(12)S的更高阶项。

第三步，输出电压建模：

在数字应用中，互连输出电压时是数字脉冲信号。为了求解式(2)和得到互连输入电压和电流的解析解，、和通过闭环表达式分析建模。

图7显示了时域数字脉冲的常规分段模型，这里信号上升沿和下降沿都是线性的，电压摆幅是，信号从10％-90％的时间为。图7中分段线性模型上升沿的拉普拉斯变换的上升沿为

在式(18)中，分母中S项的最高阶为2。将式(18)代入式(12)中，若N和M都不小于2的话，那么输入信号的频域解和中含有项，且。因此非负阶项的逆拉普拉斯变换是delta函数。

L^-1[s^P]＝δ(t)，p≥0 (19)

和的时域解为和的逆拉普拉斯变换，反过来，和的时域解将包含delta函数。由于delta函数的无限功率谱密度的原因，设计一个能提供这样的电压或电流脉冲的互连驱动器是不可行的。

为了得到互连输入信号的实际解，需要以其拉普拉斯变换的分母中包含足够高阶项的方式建模。频域输出电压的一般表达式可重新表达为最高阶为K逆多项式函数

将式(20)代入到式(12)，那么输入信号频域的一般表达式为

为了避免和时域解的冲击响应，式(21)中的分母的最高阶要比分子的最高阶高

K＞N

K＞M. (22)

为了得到输出电压分母高阶项的一种方法是利用拉普拉斯第n阶时域微分特性，这说明函数的拉普拉斯变换等于其第n阶时域微分的拉普拉斯变换除以

利用这个特性，可从的n阶时域微分开始建模，而可以此积分得到

图8显示图7中分段线性模型的一阶和二阶时域微分。因为一阶微分在时域内不连续，二阶微分包含delta函数。这意味着为了完全利用式(23)显示的特性，需为一个函数且其微分在时域内连续。

为了连续的目的，那么避免被建模为一个分段线性函数，通过sine和cosine函数来构建，其时域微分分别是sine和cosine函数。因此，所有微分也是由sine和cosine函数组成。这意味着不仅在时域连续，而且其所有的微分也是时域连续的。的连续特性意味着可用sine和cosine函数来首先设计其n阶微分，然后得出和。

利用式(24)设计的优势体现在频域上。若的n阶微分是通过sine函数建模的，那么其拉普拉斯变换是与成反比。

将式(25)代入式(23)中，分母的s项最高阶为。因此，对于式(21)中的N和M，满足条件(22)。

图9显示如何使用sine函数建模及其微分的两个例子。设计参数是信号摆幅和从10％-90％的上升时间。注意在这些图中，时间范围归一化为，并且电压范围归一化为。

图9(a)显示从其一阶微分得出的的波形。被假设有相等的上升和下降时间(虽然非必要)。微分包含sine函数，其时域上升沿的闭环表达式为

式(26)的拉普拉斯变换为

将式(27)代入式(23)中，是式(27)除以s的结果

在式(28)中，分母的项的最高阶为3，或在式(20)中K＝3。

类似地，图9(b)显示了从的二阶微分得出的波形。的上升沿表达如下

在本例中，分母项的最高阶为4或在式(20)中。

比较图9(a)和图9(b)，虽然的频域表达式是大不相同的，的设计参数依然相同，并且信号上升沿的形状的差别非常微小。

采用这种方法，对于任何的值，可以用式(20)来为建模，这样的话可以得到和实际的时域波形，这个波形不包含冲击响应。

第四步，RC分布式线路：

对于数字应用中大多数常规芯片内互连，线路电感没有线路电阻和电容那么重要。为了减少计算复杂度，使用RC分布式模型，这些互连可被建模成有损传输线路，并且L项在式(11)中被省略。然而，因为互连是通过分布式模型来表达，那么传输矩阵仍然是由sinh和cosh函数所组成。同样的微分需像在第三部分和第四部分给出的那样，让L等于0。

本部分显示了在RC分布式线路上应用反向信号分析的数值例子。对于给定的互连，通过指定性能参数，例如，电压摆幅和输出电压的10％–90％上升时间，可相应地得到输入电压和电流波形。

给定互连的规模是典型的130nm的CMOS过程，其交叉部分如图10所示。信号路径是在最小宽度和间隙中间金属层到周围的接地线。此设置估计RC寄生反应的最坏情况的场景。电磁仿真计算线路电阻和电容分别为285/mm和267fF/mm。假设互连接收器是大小为0.6m/0.3m的CMOS变换器。

图11证明了1mm长互连的情况，这里假设输出信号的信号摆幅为1V。每个子图表示不同的输出电压上升时间值，并且显示驱动电压和电流的相应的时域波形。

在图11(a)中，要求的输出电压上升时间为100ps。相应的输入电压是预加重的数字脉冲，其峰值电压为0.07V。在图11(b)中，减少到50ps，过驱动电压增强，其峰值等于0.29V。驱动电流脉冲的大小也增加。在图11(c)中，当进一步减少到25ps，需求明显的预加重驱动电压，并且其最大值为0.9V。产生这样一个输入波形可能不实用。因为输入信号波形是通过反向信号分析来进行最优化，以确保互连的输出端没有电压过冲。

SPICE中的正向分析被用来近似数值计算。SPICE产生实际电流脉冲以匹配分析得到输入电流波形的一般形状。近似电流脉冲被用来驱动互连，并且评估了所产生输入和输出电压波形。

图12(a)显示输出电压50s上升时间的近似过程。在SPICE，电流脉冲近似匹配图12(a)中输入电流的形状。采用这个电流脉冲来驱动互连，所产生的互连输入电压有0.298V的预加重，且其1V摆幅的输出电压上升时间为48.5ps。结果密切匹配设计参数。图12(b)显示互连输出的25ps上升时间的例子。虽然分析计算输入电流波形十分复杂和不实在的，可尝试产生电流脉冲来匹配边沿变化率和计算电流波形的总区域。所产生的26.2ps输出电压上升时间和1V的摆幅接近设计规范。

前面提到的SPICE仿真显示给定性能参数，反向信号分析可为设计互连驱动信号提供有价值的指导。即使在计算输入波形太复杂而无法实现的地方，近似信号波形几乎符合设计规范。

以前，文献依据其输入转换相关的能耗为RC树网络建模。如图13所示的数值结果也被用来计算线路上能耗与输出电压上升时间。通过集成这个时期的瞬时功率来计算每个周期能量

从图可知，保持信号摆幅会大幅增加线路上的能耗，减少输出电压上升时间。

第五步，RLC分布式线路：

在现代超大规模集成电路(VLSI)中，芯片内互连的电感在评估互连性能方面起非常重要的作用。反向信号分析法是一种用来研究电感如何影响整个互连性能的有用工具。

RLC分布式模型参数是以RLC模型为基准。线路电阻和电容分别保持在285/mm和267fF/mm。假设信号路径和返回路径是最小线距的十倍。电磁仿真计算线路电感为0.96nH/mm。互连是1mm长，并且输出电压摆幅为1V。图13显示对于驱动RLC分布式模型分别达到100、50和25ps上升时间的10％–90％时，设计输入电压和电流波形的数值例子。

SPICE中的前向分析再次用来近似反向信号分析法。在图15(a)，期望的输出电压摆幅为1V，10％–90％上升时间为50ps。通过理论分析得到的近似驱动电流信号等于49.3ps的上升时间和1-V摆幅。相应的输入电压有0.271V的预加重作用。在图15(b)中，当输出电压上升时间减少到25ps，计算输入电流波形显示非常复杂的方式。近似电流脉冲匹配边沿变化率和计算电流波形的总区域。依据摆幅和上升时间，所产生的输出电压满足设计规范。然而，在输出电压中观察到小幅的过冲，因为近似电流脉冲不能完全取消由互连电感诱导的振铃效应。

通过比较图11和图14，可以看出互连电感的影响。当输出电压上升时间时100ps，RC和RLC分布式模型之间的输入电压和电流波形非常类似。然而，当输出电压上升时间减少到25ps时，RLC模型的输入电压和电流波形显示比RC模型更加复杂的方式。这种复杂性对于抵消由互连电感诱导的反应和振铃效应是必要的。

图14的仔细检查揭示了RLC模型的过驱电压比RC模型的小。为了量化这种影响，最大过驱电压的大小与输出电压上升时间的关系如图16所示。从图可得出对于同样输出电压上升时间，互连电感可减少输入过驱电压的大小。

此外，输入电压上升时间与输出电压上升时间如图17所示。图中的三条曲线表示不同的互连电感值。可以看到输入和输出电压上升时间近似满足线性关系，输出电压上升时间比输入电压上升时间大10ps。互连电感对输出上升时间影响最小。

以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。