存储系统及其操作方法与流程

本申请要求2015年7月30日提交的申请号为10-2015-0107989的韩国专利申请的优先权，其全文通过引用并入本文。

技术领域

本发明的各种实施例总体涉及半导体设计技术，且更具体地，涉及一种执行预取操作的存储系统及其操作方法。

背景技术：

计算机环境范式已经转变为可随时随地使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本电脑等便携式电子装置的使用继续快速增加。便携式电子装置通常使用具有用作数据存储装置的半导体存储装置的存储系统。数据存储装置用作便携式电子装置的主存储装置或辅助存储装置。

因为它们不具有活动部件，使用存储装置的数据存储装置提供良好的稳定性、耐用性、高的信息存取速度及低功耗。具有这种优势的数据存储装置的示例包括通用串行总线(USB)存储装置、具有各种接口的存储卡以及固态驱动器(SSD)。

技术实现要素：

各种实施例涉及在根据存储装置的访问模式访问存储装置之前能够在存储缓存中缓存数据的存储系统及其操作方法。

根据实施例，提供了一种存储系统，存储系统可包括较低读取操作速度的存储装置；较高读取操作速度的存储缓存；以及控制器，其适用于：将由一对在先地址和在后地址定义的至少一个访问模式设定为预取模式；根据预取模式执行预取操作，预取操作包括将对应于在 后地址的数据从存储装置缓存到存储缓存；以及响应于具有预取模式的在后地址的读取命令，从存储缓存读取缓存数据。

选为预取模式的访问模式可包括表示根据在先地址执行的访问操作的信息，访问操作的数量大于参考数量。

根据在先地址执行的访问操作可以是编程或读取操作中的一个。

根据在先地址执行的访问操作的数量中的每个之后是根据在后地址执行的读取操作。

控制器可在根据预取模式的在先地址执行访问操作的情况下执行预取操作。

控制器进一步可将预取模式存储在存储装置的页缓冲器中。

控制器可根据预取模式的加权值存储预取模式。

预取模式的加权值可在预取模式的输入频率的基础上确定。

预取模式的加权值可在预取模式的输入近因(recency)的基础上确定。

控制器可进一步从存储缓存移除在预定的时间量期间不提供的预取模式和相应的缓存数据。

在实施例中，提供了包括具有较低读取操作速度的存储装置和较高读取操作速度的存储缓存的存储系统的操作方法，方法可包括将对存储装置的大量访问模式中的至少一个设定为预取模式，存储装置由在设定输入时间间隔内提供给存储系统的一对在先地址和在后地址定义；根据预取模式执行预取操作，包括将对应于在后地址的数据从存储装置缓存到存储缓存；以及响应于具有预取模式的在后地址的读取命令，从存储缓存读取缓存数据。

预取模式可包括根据在先地址执行的访问操作的信息，访问操作的数量大于参考数量。

根据在先地址执行的访问操作可以是编程和读取操作中的一个。

根据在先地址执行的访问操作的数量中的每个之后是根据在后地 址执行的读取操作。

预取操作可在根据预取模式的在先地址执行访问操作的情况下执行。

操作方法可进一步包括将预取模式存储在存储装置的页缓冲器中。

预取模式的存储可根据预取模式的加权值来执行。

预取模式的加权值在预取模式的输入频率的基础上确定。

预取模式的加权值在预取模式的输入近因的基础上确定。

操作方法可进一步从存储缓存移除在预定的时间量期间不提供的预取模式和相应的缓存数据。

附图说明

图1是示出根据本发明的一个实施例的包括存储系统的数据处理系统的简图。

图2是示出根据本发明的一个实施例的存储装置的简图。

图3是示出根据本发明的一个实施例的存储装置中的存储块的电路图。

图4-图11是图示地示出根据本发明的一个实施例的如图2中所示的存储装置的各方面的简图。

图12是示出根据本发明的一个实施例的存储系统的预取操作的简图。

图13是示出根据本发明的一个实施例的如图12中所示的存储系统的预取操作的简图。

具体实施方式

下面参照附图描述各种实施例。然而，应该理解的是，本发明可以不同的形式呈现且不应被解释为限于在本文中提出的实施例。而是，这些实施例被提供使得本公开是彻底且完整的。应该注意的是，在整个公开中，相似的参考数字指的是本发明的各种附图和实施例中的相 似部件。

而且，附图不一定是按比例的，在一些情况下，为了清楚地说明实施例的特征，比例可能被夸大了。此外，当提到元件连接或联接至另一个元件时，应该理解为前者可被直接或间接地连接或联接至后者，当需要时可包括电连接，例如，在其间具有或不具有中间元件的情况下被电连接或联接至后者。

参照图1，根据本发明的一个实施例，提供了数据处理系统100。数据处理系统100可包括主机102和存储系统110。

主机102可包括任何合适的电子装置。例如，主机102可包括诸如移动手机、MP3播放器、笔记本电脑等便携式电子装置。主机可包括诸如台式电脑、游戏机、TV、放映机等非便携式电子装置。

存储系统110可响应来自主机102的请求而被操作。例如，存储系统可存储待被主机102访问的数据。存储系统110可用作主机102的主存储系统或辅助存储系统。存储系统110可根据与主机102电联接的主机接口的协议利用任何合适的储存装置来实现。可使用一个或多个半导体存储装置。可使用易失性或非易失性存储装置。例如，存储系统110可利用固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数码(SD)卡、小型-SD和微型-SD、通用串行总线(USB)储存装置、通用闪速储存(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等来实现。

用于存储系统110的储存装置可利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储装置或诸如只读存储器(ROM)、掩膜只读存储器(MROM)、可编程只读存储器(PROM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等非易失性存储装置来实现。

存储系统110可包括存储待被主机102访问的数据的存储装置150，和可控制存储装置150中的数据的储存的控制器130。

控制器130和存储装置150可集成为单一半导体装置。例如，控制器130和存储装置150可集成为被配置为固态硬盘(SSD)的一个半导体装置。配置存储系统110为SSD可通常允许主机102的操作速度的显著增加。

控制器130和存储装置150可集成为配置为诸如以下的存储卡的单一半导体装置：个人计算机存储卡国际联合会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数码(SD)卡、小型-SD、微型-SD和SDHC、通用闪速储存(UFS)装置等。

而且，例如，存储系统110可以是或配置计算机、超便携移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线手机、移动手机、智能手机、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、储存配置、数据中心、能够在无线环境下传输并接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置或配置计算系统的各种组成元件中的一种。

存储装置可在写入操作期间储存由主机102提供的数据，并在读取操作期间将储存的数据提供至主机102。存储装置150可包括一个或多个存储块152、154和156。存储块152、154和156中的每个可包括多个页。每个页可包括多个存储单元，多个字线(WL)可电联接至多个存储单元。存储装置150可以是当中断电源时保留储存的数据的非易失性 存储装置。根据一个实施例，存储装置可以是闪速存储器。存储装置可以是具有三维(3D)堆栈结构的闪速存储装置。在下文中，参照图2-图11描述具有三维(3D)堆栈结构的非易失性存储装置150的示例。

存储系统110的控制器可响应于来自主机102的请求而控制存储装置150。控制器130可将从存储装置150读取的数据提供至主机102，并将主机102提供的数据储存在存储装置150中。为此，控制器130可控制存储装置150的诸如读取、写入、编程和擦除操作的全部操作。

可使用任何合适的控制器。例如，控制器130可包括主机接口单元132、处理器134、错误纠正码(ECC)单元138、电源管理单元140、NAND闪速控制器142以及存储器144。

主机接口单元132可处理主机102提供的命令和/或数据。主机接口单元132可通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)等。

ECC单元138可检测并纠正在读取操作期间从存储装置150读取的数据中的错误。可应用各种检测和纠正技术。例如，当错误位的数量大于或等于可纠正错误位的阈值数量时ECC单元138可不纠正错误位，并可输出表示纠正错误位失败的错误纠正失败信号。

ECC单元138可在诸如低密度奇偶检查(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、涡轮(turbo)码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等编码调制的基础上来执行错误纠正操作。ECC单元138可包括错误检测和纠正操作所需的任何和所有适合的电路、系统或装置。

PMU 140可提供并管理用于控制器130的电源，即，用于包括在控 制器130中的组成元件的电源。

NFC 142可用作控制器130和存储装置150之间的存储接口以允许控制器130响应于来自主机102的请求控制存储装置150。NFC 142可生成用于存储装置150的控制信号。例如当存储装置150为闪速存储器时，特别地，当存储装置150为NAND闪速存储器时，NFC可在处理器134的控制下处理数据。

存储器144可用作存储系统110和控制器130的工作存储器，并储存用于驱动存储系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储装置150。例如，控制器130可将从存储装置150读取的数据提供至主机102并将主机102提供的数据储存在存储装置150中。当控制器130控制存储装置150的操作时，存储器144可储存被控制器130和存储装置150用于诸如读取、写入、编程和擦除操作的数据。

存储器144可利用易失性存储器来实现。例如，存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实现。如上所说，存储器144可储存被主机102和存储装置150用于读取和写入操作的数据。为了储存数据，存储器144可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射(map)缓冲器等。

处理器134可控制存储系统110的一个或多个一般操作。处理器134可响应于来自主机102的写入请求或读取请求而控制对存储装置150的写入操作或读取操作。处理器134可驱动被称为闪速转换层(FTL)的固件以控制存储系统110的一般操作。处理器134可利用微处理器来实现。处理器可利用中央处理单元(CPU)来实现。

管理单元(未示出)可被包括在处理器134中，并可执行例如存储装置150的坏块管理。因此，管理单元可发现包括在存储装置150中的对于进一步使用处于不满意状态的坏存储块，并在坏存储块上执行坏块管理。当存储装置150为闪速存储器例如NAND闪速存储器时，由于 NAND逻辑功能的特征编程失败可发生在写入操作期间。坏块管理可将编程失败的存储块或坏存储块的数据编程到新的存储块中。由于编程失败产生的坏块可使存储装置，尤其是具有3D堆栈结构的存储装置的利用效率恶化，并因此负面地影响存储系统100的可靠性。

参照图2，根据实施例，存储装置150可包括多个存储块，例如，第0到第N-1块210-240。多个存储块210-240中的每个可包括多个页，例如，2^M个页(2^M页)。多个页中的每个可包括多个存储单元，多个字线可电联接至多个存储单元。

根据可被储存或表达在每个存储单元中的位的数量，存储块可以是单层单元(SLC)存储块或多层单元(MLC)存储块。SLC存储块可包括利用各自能够存储1位数据的存储单元实现的多个页。MLC存储块可包括利用各自能够存储多位数据，例如两位数据或多位数据的存储单元实现的多个页。包括利用各自能够存储3位数据的存储单元实现的多个页的MLC存储块可被应用且将被称为三层单元(TLC)存储块。

多个存储块210-240中的每个可在读取操作期间储存主机装置102提供的数据，并可在读取操作期间将储存的数据提供至主机102。

参照图3，存储装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元字符串340。每列的单元字符串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可字符串联地电联接在选择晶体管DST和SST之间。各自的存储单元MC0至MCn-1可通过每个都储存多位的数据信息的多层单元(MLC)来配置。字符串340可分别电联接至相应的位线BL0至BLm-1。以供参考，在图3中，‘DSL’表示漏极选择线，‘SSL’表示源极选择线，且‘CSL’表示共源线。

尽管存储块152通过NAND闪速存储单元来配置，但应注意的是，存储块152在其他实施例中可通过NOR闪速存储器、结合至少两种存储单元的混合闪速存储器或控制器内置存储芯片中的一个NAND闪速存 储器来实现。同样，半导体装置的操作特征可不仅应用于电荷存储层通过导电浮栅来配置的闪速存储装置而且可应用于电荷存储层通过介电层来配置的电荷捕获闪存(CTF)。

存储装置150的电压供应块310可提供根据操作模式待被供应至各自的字线的字线电压，例如编程电压、读取电压或过电压。电压供应块310可提供待被供应至体材料(bulks)例如其中形成有存储单元的阱区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可生成多个可变的读取电压以生成多个读取数据，在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个，选择所选择的存储块的字线中的一个，以及将字线电压提供至所选择的字线和未选择的字线。

存储装置150的读取/写入电路320可由控制电路控制，且可根据操作模式用作传感放大器或写入驱动器。在验证/正常的读取操作期间，读取/写入电路320可用作用于从存储单元阵列读取数据的传感放大器。同样，在编程操作期间，读取/写入电路320可用作根据待被存储在存储单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可在编程操作期间从缓冲器(未示出)接收待被写入存储单元阵列中的数据，且可根据输入的数据驱动位线。为此，读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页缓冲器322、324和326，且多个锁存器(未示出)可包括在页缓冲器322、324和326中的每个中。

图4-图11是示出存储装置150的各方面的示意图。

如图4-图11所示，存储装置150可包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以三维(3D)结构或纵向结构来实现。各自的存储块BLK0至BLKN-1可包括在第一至第三方向例如x轴方向、y轴方向和z轴方向延伸的结构。

各自的存储块BLK0至BLKN-1可包括在第二方向延伸的多个 NAND字符串NS(图8)。多个NAND字符串NS可在第一方向和第三方向上提供。每个NAND字符串NS可电联接至位线BL、至少一个源极选择线SSL、至少一个地选择线GSL、多个字线WL、至少一个虚拟字线DWL以及公共源线CSL。各自的存储块BLK0至BLKN-1可电联接至多个位线BL、多个源极选择线SSL、多个地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个公共源线CSL。

图5是图4所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的立体图。图6是沿图5所示的存储块BLKi的线I-I’的截面图。

参照图5和图6，存储块BLKi可包括在第一至第三方向延伸的结构。

存储块可包括包含掺杂有第一类型杂质的硅材料的基板5111。例如，基板5111可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋(pocket)p阱，且包括围绕p-型阱的n-型阱。尽管在所示的实施例中假定基板5111是p-型硅，但应注意的是基板5111不限于p-型硅。

在第一方向延伸的多个掺杂区域5311-5314可被设置在基板5111上。掺杂区域在第三方向上以均匀的间隔隔开。多个掺杂区域5311-5314可包含不同于基板5111中使用的杂质的第二类型的杂质。例如，多个掺杂区域5311-5314可掺杂有n-型杂质。尽管在此假定第一至第四掺杂区域5311-5314是n-型，但是应注意的是第一至第四掺杂区域5311-5314并不限于n-型。

在第一掺杂区域5311和第二掺杂区域5312之间的基板5111上的区域中，在第一方向延伸的多个介电材料区域5112可在第二方向上以均匀的间隔隔开。介电材料区域5112和基板5111还可在第二方向上以预定距离彼此隔开。介电材料区域5112可包括任何合适的介电材料，例如，二氧化硅。

在两个连续的掺杂区域之间例如掺杂区域5311和5312之间的基板5111上的区域中，多个柱状物5113在第一方向上以均匀的间隔隔开。 柱状物5113在第二方向上延伸且可穿过介电材料区域5112使得它们可与基板5111电联接。每个柱状物5113可包括一种或多种材料。例如，每个柱状物5113可包括内层5115和外表面层5114。表面层5114可包括掺杂有杂质的掺杂硅的材料。例如，表面层5114可包括掺杂有与基板5111相同的或相同类型的杂质的硅材料。尽管在此假定例如表面层5114可包括p-型硅，但表面层5114不限于p-型硅且本领域技术人员可容易地想到基板5111和柱状物5113的表面层5114可掺杂有n-型杂质的其他实施例。

每个柱状物5113的内层5115可由介电材料制成。内层5115可以是或包括介电材料，例如二氧化硅。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层5116可沿介电材料区域5112、柱状物5113和基板5111的暴露表面设置。介电层5116的厚度可小于介电材料区域5112之间的距离的一半。换言之，可设置不同于介电材料5112和介电层5116的材料的区域，可设置在(i)介电层5116(设置在介电材料区域5112的第一介电材料的底部表面上)和(ii)设置在介电材料区域5112的第二介电材料的顶部表面上的介电层5116之间。介电材料区域5112位于第一介电材料下面。

在连续的掺杂区域之间的诸如第一掺杂区域5311和第二掺杂区域5312之间的区域的区域中，多个导电材料区域5211-5291可设置在介电层5116的暴露表面上。多个导电材料区域在与多个介电材料区域5112的交叉配置中在第一方向上延伸且在第二方向上以均匀的间隔隔开。介电层5116填充导电材料区域与介电材料区域5112之间的空间。因此例如，在第一方向延伸的导电材料区域5211可设置在邻近基板5111的介电材料区域5112和基板5111之间。具体地，在第一方向延伸的导电材料区域5211可设置在(i)设置在基板5111上的介电层5116和(ii)设置在邻近基板5111的介电材料区域5112的底部表面上的介电层5116之间。

在第一方向延伸的导电材料区域5211-5291中的每个可设置在(i)设置在介电材料区域5112中的一个的顶部表面上的介电层5116和(ii)设置在下一个介电材料区域5112的底部表面上的介电层5116之间。在第一方向延伸的导电材料区域5221-5281可设置在介电材料区域5112之间。在第一方向延伸的导电材料区域5291可设置在最上面的介电材料5112上。在第一方向延伸的导电材料区域5211-5291可以是或包括金属材料。在第一方向延伸的导电材料区域5211-5291可以是或包括诸如多晶硅的导电材料。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置在第一方向延伸的多个介电材料区域5112、连续地设置在第一方向且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向延伸的多个导电材料区域5212-5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一方向延伸的多个介电材料区域5112、顺序地设置在第一方向且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向延伸的多个导电材料区域5213-5293。

漏极5320可分别设置在多个柱状物5113上。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n-型杂质的硅材料。尽管为了方便起见假定漏极5320包括n-型硅，但应注意的是，漏极5320不限于n-型硅。例如，每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每个漏极5320可以板(pad)的形状设置在每个对应的柱 状物5113的顶部表面上。

在第三方向延伸的导电材料区域5331-5333可设置在漏极5320上。导电材料区域5331-5333可在第一方向上顺序地设置。各自的导电材料区域5331-5333可与相应区域的漏极5320电联接。漏极5320和在第三方向延伸的导电材料区域5331-5333可通过接触插头电联接。在第三方向延伸的导电材料区域5331-5333可以是金属材料。在第三方向延伸的导电材料区域5331-5333可以是诸如多晶硅的导电材料。

在图5和图6中，各自的柱状物5113可与介电层5116和在第一方向延伸的导电材料区域5211-5291、5212-5292和5213-5293一起形成字符串。各自的柱状物5113可与介电层5116和在第一方向延伸的导电材料区域5211-5291、5212-5292和5213-5293一起形成NAND字符串NS。每个NAND字符串NS可包括多个晶体管结构TS。

图7是图6所示的晶体管结构TS的剖视图。

参照图7，在图6所示的晶体管结构TS中，介电层5116可包括第一至第一子介电层5117、第二子介电层5118和第三子介电层5119。

在每个柱状物5113中的p型硅的表面层5114可作为主体。邻近柱状物5113的第一子介电层5117可作为隧穿介电层，且可包括热氧化层。

第二子介电层5118可作为电荷储存层。第二子介电层5118可作为电荷捕获层，且可包括氮化物层或诸如氧化铝层、氧化铪层等金属氧化物层。

邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近在第一方向延伸的导电材料5233的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、氧化铪层等的高k介电层。

导电材料5233可作为栅(gate)或控制栅。即，栅或控制栅5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储单元晶体管结构。例如，第一子介电层5117、第二子 介电层5118和第三子介电层5119可形成氧化物-氮化物-氧化物(ONO)结构。在一个实施例中，为方便起见，在每个柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个NAND字符串NS。详细地，存储块BLKi可包括在第二方向或垂直于基板5111的方向上延伸的多个NAND字符串NS。

每个NAND字符串NS可包括设置在第二方向上的多个晶体管结构TS。每个NAND字符串NS的多个晶体管结构TS中的至少一个可作为字符串源晶体管SST。每个NAND字符串NS的多个晶体管结构TS中的至少一个可作为地选择晶体管GST。

栅或控制栅可对应于在第一方向延伸的导电材料区域5211-5291、5212-5292和5213-5293。换言之，栅或控制栅可在第一方向上延伸且形成字线和至少两个选择线、至少一个源极选择线SSL和至少一个地选择线GSL。

在第三方向延伸的导电材料区域5331-5333可电联接至NAND字符串NS的一端。在第三方向延伸的导电材料区域5331-5333可作为位线BL。即，在一个存储块BLKi中，多个NAND字符串NS可电联接至一个位线BL。

在第一方向延伸的第二类型掺杂区域5311-5314可被设置至NAND字符串NS的其他端。在第一方向延伸的第二类型掺杂区域5311-5314可作为公共源线CSL。

即，存储块BLKi可包括多个在垂直于基板5111的方向例如第二方向上延伸的NAND字符串NS，且可作为例如电荷捕获类型存储器的NAND闪速存储块，在NAND闪速存储块中，多个NAND字符串NS电联接至一个位线BL。

尽管图5-图7中示出了在第一方向延伸的导电材料区域5211-5291、5212-5292和5213-5293设置在9层中，但应注意的是，在第一方向延伸 的导电材料区域5211-5291、5212-5292和5213-5293不限于设置在9层中。例如，在第一方向延伸的导电材料区域可设置在8层、16层或任何多个层中。换言之，在一个NAND字符串NS中，晶体管的数量可以是8个、16个或更多。

尽管图5-图7中示出了3个NAND字符串NS电联接至一个位线BL，但应注意的是，实施例不限于具有电联接至一个位线BL的3个NAND字符串NS。在存储块BLKi中，m个NAND字符串NS可电联接至一个位线BL，m为正整数。根据电联接至一个位线BL的NAND字符串NS的数量，也可控制在第一方向延伸的导电材料区域5211-5291、5212-5292和5213-5293的数量和公共源线5311-5314的数量。

进一步的，尽管图5-图7中示出了3个NAND字符串NS电联接至一个在第一方向延伸的导电材料，但应注意的是，实施例不限于具有电联接至一个在第一方向延伸的导电材料的3个NAND字符串NS。例如，n个NAND字符串NS可电联接至一个在第一方向延伸的导电材料，n为正整数。根据电联接至一个在第一方向延伸的导电材料的NAND字符串NS的数量，也可控制位线5331-5333的数量。

图8是示出如参照图5-图7所述的具有第一结构的存储块BLKi的等效电路简图。

参照图8，块BLKi在第一位线BL1和公共源线CSL之间可具有多个NAND字符串NS11-NS31。第一位线BL1可对应于图5和6的在第三方向延伸的导电材料区域5331。NAND字符串NS12-NS32可设置在第二位线BL2和公共源线CSL之间。第二位线BL2可对应于图5和6的在第三方向延伸的导电材料区域5332。NAND字符串NS13-NS33可设置在第三位线BL3和公共源线CSL之间。第三位线BL3可对应于图5和图6的在第三方向延伸的导电材料区域5333。

每个NAND字符串NS的源极选择晶体管SST可电联接至相应的位线BL。每个NAND字符串NS的地选择晶体管GST可电联接至公共源线 CSL。存储单元MC可设置在每个NAND字符串NS的源极选择晶体管SST和地选择晶体管GST之间。

在该示例中，NAND字符串NS可由行和列的单元定义，且电联接至一个位线的NAND字符串NS可形成一列。电联接至第一位线BL1的NAND字符串NS11-NS31可相当于第一列，电联接至第二位线BL2的NAND字符串NS12-NS32可相当于第二列，电联接至第三位线BL3的NAND字符串NS13-NS33可相当于第三列。电联接至一个源极选择线SSL的NAND字符串NS可形成一行。电联接至第一源极选择线SSL1的NAND字符串NS11-NS31可形成第一行，电联接至第二源极选择线SSL2的NAND字符串NS12-NS32可形成第二行，电联接至第三源极选择线SSL3的NAND字符串NS13-NS33可形成第三行。

在每个NAND字符串NS中，可定义高度。在每个NAND字符串NS中，邻近地选择晶体管GST的存储单元MC1的高度可具有值‘1’。在每个NAND字符串NS中，当从基板5111被测量时，存储单元的高度可随着存储单元靠近源极选择晶体管SST而增加。例如，在每个NAND字符串NS中，邻近源极选择晶体管SST的存储单元MC6的高度可为7。

在相同行中的NAND字符串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行中的NAND字符串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL1、SSL2和SSL3。

相同行中的NAND字符串NS中的相同高度处的存储单元可共享字线WL。即，在相同高度处，电联接至不同行中的NAND字符串NS的存储单元MC的字线WL可电联接。相同行的NAND字符串NS中相同高度处的虚拟存储单元DMC可共享虚拟字线DWL。即，在相同高度或水平处，电联接至不同行中的NAND字符串NS的虚拟存储单元DMC的虚拟字线DWL可电联接。

位于相同水平或高度或层处的字线WL或虚拟字线DWL可与设置有在第一方向延伸的导电材料区域5211-5291、5212-5292和5213-5293 的层处的另一个电联接。在第一方向延伸的导电材料区域5211-5291、5212-5292和5213-5293可通过接触部共同电联接至上层。在上层处，在第一方向延伸的导电材料区域5211-5291、5212-5292和5213-5293可电联接。换言之，在相同行中的NAND字符串NS的地选择晶体管GST可共享地选择线GSL。进一步地，在不同行中的NAND字符串NS的地选择晶体管GST可共享地选择线GSL。即，NAND字符串NS11-NS13、NS21-NS23和NS31-NS33可电联接至地选择线GSL。

公共源线CSL可电联接至NAND字符串NS。在有源区域上和在基板5111上，第一至第四掺杂区域5311-5314可电联接。第一至第四掺杂区域5311-5314可通过接触部电联接至上层，在上层处，第一至第四掺杂区域5311-5314可电联接。

例如，如图8所示，相同高度或水平的字线WL可电联接。因此，当选择特定高度处的字线WL时，电联接至字线WL的所有NAND字符串NS可被选择。在不同行中的NAND字符串NS可电联接至不同源极选择线SSL。因此，在电联接至相同字线WL的NAND字符串NS，通过选择源极选择线SSL1-SSL3中的一个，在未选择的行中的NAND字符串NS可与位线BL1-BL3电隔离。换言之，通过选择源极选择线SSL1-SSL3中的一个，NAND字符串NS的行可被选择。而且，通过选择源极选择线SSL1-SSL3中的一个，在选择的行中的NAND字符串NS可在列的单元中被选择。

在每个NAND字符串NS中，可设置虚拟存储单元DMC。在图8中，虚拟存储单元DMC可在每个NAND字符串NS中被设置在第三存储单元MC3和第四存储单元MC4之间。即，第一至第三存储单元MC1-MC3可设置在虚拟存储单元DMC和地选择晶体管GST之间。第四至第六存储单元MC4-MC6可设置在虚拟存储单元DMC和源极选择晶体管SSL之间。每个NAND字符串NS的存储单元MC可被虚拟存储单元DMC划分成存储单元组。在划分的存储单元组中，邻近地选择晶体管GST的 存储单元例如MC1-MC3可被称为较低存储单元组，且邻近字符串选择晶体管SST的存储单元例如MC4-MC6可被称为较高存储单元组。

在下文中，将参照图9-11做出详细说明，图9-11示出根据本发明的另一个实施例的存储系统中的存储装置。

具体地，图9是示意性说明不同于上文参照图5-8所述的第一结构的利用三维(3D)非易失性存储装置实现的存储装置的立体图。图10是示出沿图9的线VII-VII＇的存储块BLKj的剖视图。

参照图9和10，存储块BLKj可包括在第一至第三方向延伸的结构且可包括基板6311。基板6311可包括掺杂有第一类型杂质的硅材料。例如，基板6311可包括掺杂有p-型杂质的硅材料或可以是p-型阱例如袋p-阱，且包括围绕p-型阱的n-型阱。尽管在所示实施例中假定基板6311为p-型硅，但应注意的是，基板6311不限于p-型硅。

在x轴方向和y轴方向延伸的第一至第四导电材料区域6321-6324设置在基板6311上方。第一至第四导电材料区域6321-6324可在z轴方向上隔开预定距离。

在x轴方向和y轴方向延伸的第五至第八导电材料区域6325-6328可设置在基板6311上方。第五至第八导电材料区域6325-6328可在z轴方向上隔开预定距离。第五至第八导电材料区域6325-6328可在y轴方向上与第一至第四导电材料区域6321-6324隔开。

可设置穿过第一至第四导电材料区域6321-6324的多个下部柱状物DP。每个下部柱状物DP在z轴方向上延伸。而且，可设置穿过第五至第八导电材料区域6325-6328的多个上部柱状物UP。每个上部柱状物UP在z轴方向上延伸。

下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的通道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。

下部柱状物DP和上部柱状物UP可通过管栅PG电联接。管栅PG可 被设置在基板6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP相同的材料。

在x轴方向和y轴方向延伸的第二类型的掺杂材料6312可设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作公共源线CSL。

漏极6340可设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料区域6351和第二上部导电材料区域6352可设置在漏极6340上方。

第一上部导电材料区域6351和第二上部导电材料区域6352可在x轴方向上分开。第一上部导电材料区域6351和第二上部导电材料区域6352可由金属形成。第一上部导电材料区域6351和第二上部导电材料区域6352和漏极6340可通过接触插头电联接。第一上部导电材料区域6351和第二上部导电材料区域6352分别作为第一位线BL1和第二位线BL2。

第一导电材料6321可作为源极选择线SSL，第二导电材料6322可作为第一虚拟位线DWL1，第三导电材料区域6323和第四导电材料区域6324分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料区域6325和第六导电材料区域6326分别作为第三主字线MWL3和第四主字线MWL4，第七导电材料6327可作为第二虚拟位线DWL2，第八导电材料6328可作为漏极选择线DSL。

下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料区域6321-6324形成下部字符串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料区域6325-6328形成上部字符串。下部字符串和上部字符串可通过管栅PG电联接。下部字符串的一端可电联接至作为公共源线CSL的第二类型的掺杂材料6312。上部字符串的一端可通过漏极6340电联接至对应的位线。一个下部字符串和一个上部字符串形成一个单元字符串，其电联接在作为共源线CSL的第二类型的掺杂材料 6312和作为位线BL的上部导电材料层6351-6352中的对应的一个之间。

即，下部字符串可包括源极选择晶体管SST、第一虚拟存储单元DMC1、第一主存储单元MMC1和第二主存储单元MMC2。上部字符串可包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚拟存储单元DMC2和漏极选择晶体管DST。

在图9和10中，上部字符串和下部字符串可形成NAND字符串NS，NAND字符串NS可包括多个晶体管结构TS。由于上文参照图7详细地描述了包括在图9和10中的NAND字符串NS中的晶体管结构，所以在此将省略其详细说明。

图11是示出具有如上参照图9和10所述的第二结构的存储块BLKj的等效电路的电路图。为方便起见，仅示出形成第二结构中的存储块BLKj中的一对的第一字符串和第二字符串。

参照图11，在具有第二结构的存储块BLKj中，单元字符串中的每个都利用如上参照图9和10所述的通过管栅PG电联接的一个上部字符串和一个下部字符串来实现，可以这种方式设置单元字符串以定义多个对。

例如，在具有第二结构的存储块BLKj中，存储单元CG0-CG31沿第一通道CH1(未示出)堆叠，例如，至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可形成第一字符串ST1，以及存储单元CG0-CG31沿第二通道CH2(未示出)堆叠，例如，至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可形成第二字符串ST2。

第一字符串ST1和第二字符串ST2可电联接至相同漏极选择线DSL和相同源极选择线SSL。第一字符串ST1可电联接至第一位线BL1，第二字符串ST2可电联接至第二位线BL2。

尽管在图11中描述了第一字符串ST1和第二字符串ST2可电联接至相同漏极选择线DSL和相同源极选择线SSL，但可认为第一字符串ST1和第二字符串ST2可电联接至相同源极选择线SSL和相同位线BL、 第一字符串ST1可电联接至第一漏极选择线DSL1以及第二字符串ST2可电联接至第二漏极选择线SDL2。进一步地，可认为第一字符串ST1和第二字符串ST2可电联接至相同漏极选择线DSL和相同位线BL、第一字符串ST1可电联接至第一源极选择线SSL1以及第二字符串ST2可电联接至第二源极选择线SSL2。

图12是示出根据本发明的一个实施例的存储系统110的预取操作的简图。

参照图12，存储系统110可在设定输入时间间隔内根据基于主机102提供的地址的存储装置300的访问模式执行预取操作。

在图12中，在各个节点的带圆圈的数字“4”、“1”、“9”、“8”、“2”和“7”表示随着相应的访问命令例如编程和读取命令设置的地址值。在图12中，联接两个地址节点的箭头表示由两个节点地址表示的访问命令的输入顺序。因此，根据图12，在随着相应的访问命令设置具有值“4”的地址之后，设置具有值“1”、“9”或“8”的地址。同样地，图12提供了在随着相应的访问命令提供具有值“9”的地址之后，随着相应的访问命令设置具有值“2”的地址，而在随着相应的访问命令设置具有值“8”的地址之后，随着相应的访问命令设置具有值“7”的地址。

此外，箭头上方所示的指示“R1”、“R5W1”、“W4”、“R5W1”、“W4R1”等表示访问操作(例如编程和读取操作)的访问模式(例如，类型和数量)以响应在设定输入时间间隔内在每个箭头的两个节点处设置有地址的相应的访问命令(例如编程和读取命令)。

例如，连接具有值“4”和“9”的地址的两个节点的箭头上方所示的指示“R5W1”表示在设定输入时间间隔内根据前者的值“4”的地址执行五个(5)读取操作和一个(1)编程操作，然后在五个(5)读取操作和一个(1)编程操作后根据后者的值“9”的地址执行读取操作。

例如，连接具有值“4”和“1”的地址的两个节点的箭头上方所示的指示“R1”表示在设定输入时间间隔内根据前者的值“4”的地址执行一个(1)读取操作，然后在单个读取操作后根据后者的值“1”的地址执行读取操作。

例如，连接具有值“4”和“8”的地址的两个节点的箭头上方所示的指示“W4”表示在设定输入时间间隔内根据前者的值“4”的地址执行四个(4)编程操作，然后在四个(4)编程操作的每个后根据后者的值“8”的地址执行读取操作。

例如，连接具有值“9”和“2”的地址的两个节点的箭头上方所示的指示“R4W1”表示在设定输入时间间隔内根据前者的值“9”的地址执行四个(4)读取操作和一个(1)编程操作，然后在四个(4)读取操作和一个(1)编程操作的每个后根据后者的值“2”的地址执行读取操作。

例如，连接具有值“8”和“7”的地址的两个节点的箭头上方所示的指示“R1W4”表示在设定输入时间间隔内根据前者的值“8”的地址执行一个(1)读取操作和四个(4)编程操作，然后在一个(1)读取操作和四个(4)编程操作后根据后者的值“7”的地址执行读取操作。

对应于每个箭头的两个节点所示的一对在先地址和在后地址的访问操作之间的设定输入时间间隔可根据系统设计变化。

根据一个实施例，存储系统110可根据存储装置300的访问模式执行预取操作。例如，存储系统110可在设定输入时间间隔内根据执行的访问操作的数量大于根据一对在先地址和在后地址之间的在先地址的参考数量的多个访问模式中的访问模式执行预取操作。访问模式(即图12的“R1”、“R5W1”、“W4”、“R5W1”、“W4R1”等)可通过在设定输入时间间隔内输入的一对在先地址和在后地址，例如图12的在每个箭头的两个节点处的地址对<4，1>、<4，9>、<4，8>、<9， 2>和<8，7>来定义。

例如，如果编程操作的参考数量设定为四个(4)，则一对在先地址和在后地址可被设定为“编程预取模式”，其中，一对在先地址和在后地址之间可在设定输入时间间隔内根据在先地址执行四个或更多编程操作。而且，例如，当读取操作的参考数量为四个(4)时，则一对在先地址和在后地址可被设定为“读取预取模式”，其中，一对在先地址和在后地址之间可在设定输入时间间隔内根据在先地址执行四个或更多读取操作。参考数量的具体值可根据系统设计变化。

因此，根据图12的示例，两个(2)“编程预取模式”可被定义或设定为：一对具有值“4”的在先地址和具有值“8”的在后地址，因为在设定输入时间间隔内根据值“4”的在先地址执行四个(4)编程操作然后在四个(4)编程操作中的每个后根据值“8”的在后地址执行读取操作；以及一对具有值“8”的在先地址和值“7”的在后地址，因为在设定输入时间间隔内根据值“8”的在先地址执行四个(4)编程操作然后在四个(4)编程操作中的每个后根据值“7”的在后地址执行读取操作。

同样，根据图12的示例，两个(2)“读取预取模式”可被定义或设定为：一对具有值“4”的在先地址和值“9”的在后地址，因为在设定输入时间间隔内根据值“4”的在先地址执行五个(5)读取操作然后在五个(5)读取操作中的每个后根据值“9”的在后地址执行读取操作；以及一对具有值“9”的在先地址和值“2”的在后地址，因为在设定输入时间间隔内根据值“9”的在先地址执行四个(4)读取操作然后在四个(4)读取操作中的每个后根据值“2”的在后地址执行读取操作。

总之，存储系统110可根据执行的访问操作的数量将访问模式(例如，图12的示例中的地址对<4，8>、<4，9>、<8，7>和<9，2>)设定为下文描述的预取操作的“编程预取模式”或“读取预取模式”，其 中，在由在设定输入时间间隔内输入的一对在先地址和在后地址(例如在图12的示例中例示的每个箭头的两个节点处的地址对<4，1>、<4，9>、<4，8>、<9，2>和<8，7>)定义的访问模式中，执行的访问操作的数量大于访问操作的参考数量(例如，如图12的示例中例示的四个)。

根据一个实施例，在设定“编程预取模式”或“读取预取模式”后，存储系统110可在根据设定为“编程预取模式”或“读取预取模式”的一对在先地址和在后地址中的在先地址执行访问操作的情况下通过预先将存储装置300的数据缓存到存储缓存144中用于根据设定为“编程预取模式”或“读取预取模式”的一对在先地址和在后地址之间的在后地址的读取操作来执行预取操作。

对于图12的示例，在设定“编程预取模式”或“读取预取模式”后，存储系统110可在根据设定为“编程预取模式”或“读取预取模式”的在先地址和在后地址的对<4，8>、<4，9>、<8，7>和<9，2>之间的值“4”、“4”、“8”和“9”的在先地址执行访问操作的情况下通过预先缓存用于根据设定为“编程预取模式”或“读取预取模式”的在先地址和在后地址的对<4，8>、<4，9>、<8，7>和<9，2>之间的值“8”、“9”、“7”和“2”的在后地址的读取操作的数据来执行预取操作。

预取操作可在存储系统110或存储装置300的闲置状态期间执行。

参照图12，“编程预取模式”和“读取预取模式”的信息以及通过预取操作缓存的数据可储存在存储缓存144中。

例如，存储缓存144可存储在先地址和在后地址的对(例如图12的示例中的地址对<4，8>、<4，9>、<8，7>和<9，2>)表示的“编程预取模式”和“读取预取模式”的信息以及根据设定为“编程预取模式”或“读取预取模式”的在先地址和在后地址的对中的在后地址(即，图12的示例中的在先地址和在后地址的对<4，8>、<4，9>、<8，7>和<9，2>之间的值“8”、“9”、“7”和“2”的在后地址)通过用于 读取命令的预取操作缓存的数据(例如，图12的示例中的“8DATA”、“9DATA”、“7DATA”和“2DATA”)。

因此，由于存储缓存144的读出速度快于存储装置300，所以存储系统110可快速从存储缓存144读取数据(例如，图12的示例中的“8DATA”、“9DATA”、“7DATA”和“2DATA”)，其中，数据是当主机102随着设定为“编程预取模式”或“读取预取模式”的在先地址和在后地址的对之间的在后地址(即，图12的示例中的在先地址和在后地址的对<4，8>、<4，9>、<8，7>和<9，2>之间的值“8”、“9”、“7”和“2”的在后地址)提供读取命令时通过预取操作缓存的。

根据一个实施例，考虑到存储缓存144的存储容量，存储系统110可管理存储缓存144中的“编程预取模式”和“读取预取模式”的预定数量的信息以及根据“编程预取模式”和“读取预取模式”的加权值通过预取操作缓存的数据。

“编程预取模式”和“读取预取模式”的加权值可根据下列因素中的一个或多个来确定：在设定输入时间间隔内如何频繁和/或如何接近(recently)地输入“编程预取模式”和“读取预取模式”。例如，当在设定输入时间间隔内更频繁地输入“编程预取模式”或“读取预取模式”时，对应的加权值变得更大。同样，当在设定输入时间间隔内更接近地输入“编程预取模式”或“读取预取模式”时，对应的加权值也增加。“编程预取模式”和“读取预取模式”的加权值可基于其它或除上文根据系统设计描述的因素外的因素来确定。

根据一个实施例，为了保证存储缓存144的储存容量，存储系统110可从存储缓存144移除在预定的时间量内不被输入的“编程预取模式”和“读取预取模式”的信息以及相应的缓存数据。

图13是示出根据本发明的实施例的图12中示出的存储系统110的预取操作的简图。

如图13的实施例中所示的，可使用存储缓存144，存储缓存144为控制器130的元件。然而，本发明还可利用不是控制器130的部件的存储缓存来实现。

如上文参照图12所述的，当在设定输入时间间隔内根据第一和第二地址ADDR<1:2>中的在先地址执行参考数量或更多(例如，如图12中例示的四个)访问操作然后在根据第一和第二地址ADDR<1:2>中的在先地址的访问操作中的每个后根据第一和第二地址ADDR<1:2>中的在后地址执行读取操作时，控制器130可响应于随着第一地址ADDR<1>和第二地址ADDR<2>设置的访问命令WT_CMD<1>和RD_CMD<2>在设定输入时间间隔内执行访问操作，且可设置第一和第二地址ADDR<1:2>为“编程预取模式”和“读取预取模式”中的一个。

同样如上文参照图12所述，在设定与第一和第二地址ADDR<1:2>相关的“编程预取模式”或“读取预取模式”之后，存储系统110可在根据设定为“编程预取模式”或“读取预取模式”的第一和第二地址ADDR<1:2>之间的在先地址执行访问操作的情况下通过预先缓存用于根据设定为“编程预取模式”或“读取预取模式”的第一和第二地址ADDR<1:2>之间的在后地址的读取操作的数据PFDATA<2>来执行预取操作。

因此，由于存储缓存144的读出速度快于存储装置300，存储系统110可快速从存储缓存144读取数据PFDATA<2>，其中，数据PFDATA<2>是当主机102随着设定为“编程预取模式”或“读取预取模式”的第一和第二地址ADDR<1:2>之间的在后地址提供读取命令时通过预取操作缓存的。

如上文参照图12所述的，当在设定输入时间间隔内根据第三和第四地址ADDR<3:4>中的在先地址执行参考数量或更多(例如，如图12中例示的四个)访问操作然后在根据第三和第四地址ADDR<3:4>中的 在先地址的访问操作中的每个后根据第三和第四地址ADDR<3:4>中的在后地址执行读取操作时，控制器130可响应于随着第三地址ADDR<3>和第四地址ADDR<4>设置的访问命令RD_CMD<2>和RD_CMD<4>在设定输入时间间隔内执行访问操作，且可设定第三和第四地址ADDR<3:4>为“编程预取模式”和“读取预取模式”中的一个。

同样如上文参照图12所述的，在设定与第三和第四地址ADDR<3:4>相关的“编程预取模式”或“读取预取模式”之后，存储系统110可在根据设定为“编程预取模式”或“读取预取模式”的第三和第四地址ADDR<3:4>之间的在先地址执行访问操作的情况下通过预先缓存用于根据设定为“编程预取模式”或“读取预取模式”的第三和第四地址ADDR<3:4>之间的在后地址的读取操作的数据PFDATA<4>来执行预取操作。

因此，由于存储缓存144的读出速度快于存储装置300，存储系统110可快速从存储缓存144读取数据PFDATA<4>，其中，数据PFDATA<4>是当主机102随着设定为“编程预取模式”或“读取预取模式”的第三和第四地址ADDR<3:4>之间的在后地址提供读取命令时通过预取操作缓存的。

如上文参照图12所述的，为了保证存储缓存144的储存容量，控制器130可从存储缓存144移除在预定的时间量内不被输入的设定为“编程预取模式”或“读取预取模式”的第一和第二地址ADDR<1:2>的信息以及相应的缓存数据PFDATA<2>。

如上文参照图12所述的，考虑到存储缓存144的储存容量，控制器130可在存储缓存144中管理“编程预取模式”和“读取预取模式”的预定数量的信息以及根据“编程预取模式”和“读取预取模式”的加权值通过预取操作缓存的数据。

根据一个实施例，控制器130可在根据在具有“编程预取模式”和 “读取预取模式”中超出缓存144的存储容量的最大加权值的“编程预取模式”或“读取预取模式”中的在先地址执行访问操作的情况下通过将溢出数据缓存到存储装置300的页缓冲器320中来执行对应于“编程预取模式”或“读取预取模式”中具有“编程预取模式”和“读取预取模式”中超出缓存144的储存容量的最大加权值的一个的溢出数据的预取操作。当下一个访问命令不是根据具有“编程预取模式”和“读取预取模式”中超出缓存144的储存容量的最大加权值的“编程预取模式”或“读取预取模式”中的在后地址的读取命令时，缓存在存储装置300的页缓冲器320中的溢出数据可被废弃。

在图13中，指示“MD_CON”共同表示存储装置300的编程操作和读取操作。而且，指示“MC_CON”共同表示控制器130对存储装置300的用于编程操作和读取操作的控制操作，以及控制器130对存储缓存144的控制操作，例如，对存储缓存144的缓存数据PFDATA<2>或PFDATA<4>执行预取操作、读取操作和删除操作。

根据一个实施例，存储系统110可将访问模式设定为用于预取操作的“编程预取模式”或“读取预取模式”，其中，访问模式具有执行的访问操作的数量大于由在设定输入时间间隔内输入的在先地址和在后地址对定义的访问模式中的参考数量。因此，由于存储缓存的读出速度快于存储装置，所以通过预取操作缓存在存储缓存中的用于“编程预取模式”或“读取预取模式”的数据可被快速访问。

尽管为了说明目的已经描述了各种实施例，但对于本领域技术人员将显而易见的是，在不脱离如权利要求所限定的本发明的精神和范围的情况下可以做出各种改变和变型。