存储系统及其操作方法与流程

本申请要求2015年8月26日向韩国知识产权局提交的申请号为10-2015-0120066的韩国专利申请的优先权，其全部公开通过引用并入本文。

技术领域

本发明的各种示例性实施例涉及半导体设计技术，且更特别地，涉及一种具有内储存处理(ISP)的存储系统及其操作方法。

背景技术：

计算机环境范式已经转变为可随时随地使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用继续快速增长。便携式电子装置通常使用具有用于储存数据的一个或多个半导体存储装置的存储系统。在此简单地称为存储装置的半导体存储装置可用作便携式电子装置的主存储装置或辅助存储装置。

因为不像其它类型的储存装置它们不具有活动部件，所以半导体存储装置提供良好的稳定性、耐用性、高的信息存取速度及低功耗。具有这种优点的半导体存储装置的示例包括通用串行总线(USB)存储装置、具有各种接口的存储卡以及固态驱动器(SSD)。

技术实现要素：

本发明的各种实施例涉及能够有效执行内储存处理(ISP)及其操作方法的存储系统。

在本发明的一个实施例中，存储系统可包括：非易失存储装置；以及控制器，其适用于检查由主机请求的ISP操作的操作信息及当请求的ISP操作在过去未被请求时执行第一ISP操作或当请求的ISP操作在 过去也被请求时执行第二ISP操作，其中，在第一ISP操作期间，控制器根据请求的ISP操作的操作信息从非易失性存储装置读出数据、通过对读出的数据执行预设操作生成结果数据、将结果数据输出至主机以及将结果数据储存在非易失性存储装置中，以及其中，在第二ISP操作期间，控制器将从非易失性存储装置读出的对应于请求的ISP操作的结果数据输出至主机。

控制器可在第一ISP操作期间累积地将操作信息储存为请求的ISP操作的累积的操作信息。控制器可通过比较请求的ISP操作的操作信息与累积的操作信息来确定请求的ISP操作是否也在过去被请求。

在请求的ISP操作达到最大数N(N为大于2的整数)之前，控制器可累积地将操作信息储存为响应于来自主机的先前请求预先作为第一ISP操作执行的ISP操作的累积的操作信息。

当储存累积的操作信息的存储器的部分满了时，控制器可在第一ISP操作期间删除查到的最旧的操作信息并将请求的ISP操作的操作信息储存为累积的操作信息。

数据可被储存在非易失性存储装置的第一区域中。控制器可将结果数据储存在非易失性存储装置的第二区域中。

控制器可将累积的操作信息储存在其中预设的储存空间中。控制器可在存储系统断电时将储存在预设的储存空间中的累积的操作信息备份到非易失性存储装置的第三区域。

请求的ISP操作的操作信息可包括表示数据在非易失性存储装置中的每个位置的过程地址信息和表示对应于请求的ISP操作的预设操作的类型的请求的操作信息。累积的操作信息中的每个可进一步包括表示结果数据在非易失性存储装置中的每个位置的结果地址信息。

控制器可通过比较请求的ISP操作的操作信息和累积的操作信息之间的过程地址信息及根据过程地址信息的比较结果，选择性地比较请求的ISP操作的操作信息和累积的操作信息之间的请求的操作信息 来确定请求的ISP操作是否也在过去被请求。

在比较过程地址信息期间，当由请求的ISP操作的操作信息和累积的操作信息之间的过程地址信息表示的数据的数量不同于彼此时，控制器可确定请求的ISP操作的操作信息和累积的操作信息之间的过程地址信息具有不同的值。

预设操作可包括：将读出的数据结合在一起的操作；和/或比较读出的数据的操作。

在本发明的一个实施例中，包括非易失性存储装置的存储系统的操作方法可包括：当主机提供ISP操作的请求时检查请求的ISP操作的操作信息；当作为检查操作信息的结果请求的ISP操作在过去未被请求时执行第一ISP操作；将第一ISP操作的结果数据储存在非易失性存储装置中；以及当作为检查操作信息的结果请求的ISP操作在过去也被请求时执行第二ISP操作。第一ISP操作可包括根据请求的ISP操作的操作信息从非易失性存储装置读出数据、通过对读出的数据执行预设操作生成结果数据以及将结果数据输出至主机。第二ISP操作可包括将从非易失性存储装置读出的对应于请求的ISP操作的结果数据输出至主机。

操作信息的检查可包括：在第一ISP操作期间累积地将操作信息储存为请求的ISP操作的累积的操作信息；以及通过比较请求的ISP操作的操作信息与累积的操作信息来确定请求的ISP操作是否也在过去被请求。

操作信息的累积的储存可在请求的ISP操作达到最大数N(N为大于2的整数)之前通过累积地将操作信息储存为ISP操作的累积的操作信息来执行，在此期间合成数据通过响应于来自主机的ISP操作的先前请求执行第一ISP操作及储存合成数据被预先储存在非易失性存储装置中。

当储存累积的操作信息的存储器的部分满了时，操作信息的累积的储存在第一ISP操作期间可删除累积的操作信息中的操作信息中的 查到的最旧的一个操作信息并可将请求的ISP操作的操作信息储存为累积的操作信息。

数据可被储存在非易失性存储装置的第一区域中。结果数据的储存可通过将结果数据储存在非易失性存储装置的第二区域中来执行。

操作信息的累积的储存可包括：将累积的操作信息储存在不同于非易失性存储装置的预设的储存空间中；以及在存储系统断电时将储存在预设的储存空间中的累积的操作信息备份到非易失性存储装置的第三区域。

请求的ISP操作的操作信息可包括表示数据在非易失性存储装置中的每个位置的过程地址信息和表示对应于请求的ISP操作的预设操作的类型的请求的操作信息。累积的操作信息中的每个可进一步包括表示结果数据在非易失性存储装置中的每个位置的结果地址信息。

操作信息的检查可通过比较请求的ISP操作的操作信息和累积的操作信息之间的过程地址信息及根据过程地址信息的比较结果选择性地比较请求的ISP操作的操作信息和累积的操作信息之间的请求的操作信息来确定请求的ISP操作是否也在过去被请求。

在比较过程地址信息期间，当由请求的ISP操作的操作信息和累积的操作信息之间的过程地址信息表示的数据的数量不同于彼此时，操作信息的检查可确定请求的ISP操作的操作信息和累积的操作信息之间的过程地址信息具有不同的值。

预设操作可包括：将读出的数据结合在一起的操作；以及比较读出的数据的操作。

在本发明的一个实施例中，支持内储存处理(ISP)的存储系统可检测频繁执行的ISP操作并独立地储存检测的ISP操作的结果数据。于是，存储系统可通过在相同个ISP操作期间读出结果数据来简化ISP操作。

因此，存储系统可大大地减少用于频繁重复的ISP操作的操作时 间。

附图说明

图1是示出一个实施例中的包括存储系统的数据处理系统的简图。

图2是示出在图1中所示的存储系统中的存储装置的简图。

图3是示出一个实施例中的存储装置中的存储块的电路图。

图4-图11是图示地示出图2中所示的存储装置的简图。

图12A-12C是示出本发明的示例性实施例中的存储系统的内储存处理(ISP)操作的框图。

图13是示出图12A-12C中所示的存储系统的内储存处理(ISP)操作的时序图。

图14是示出图12A-12C中所示的存储系统的内储存处理(ISP)操作的流程图。

具体实施方式

将参照附图描述各种实施例。然而，应该注意的是，本发明可以不同的形式呈现且不应被解释为限于在本文中提出的实施例。而是，这些实施例被提供使得本公开将是彻底且完整的。附图不一定按比例且在一些情况下，为了清楚地示出实施例的特征，比例可能已经被扩大。在整个公开中，相同的参考数字用于对应本发明的各种附图和实施例中的相似部件。应该注意的是，在本说明书中，“连接/联接”不仅指一个组件直接联接另一个组件而且指通过中间组件间接联接另一个组件。另外，单数形式可包括复数形式，只要未在句子中特别地提到。应该容易理解的是，在本公开中的“上”和“上方”的意思应该以最宽的方式来解释使得“上”不仅指“直接在某事物上”而且指通过其间的中间特征或层“在某事物上”，以及“上方”不仅指直接在某事物的上面上方而且指通过其间的中间特征或层在某事物的上面上方。当第一层被称为在第二层“上”或基板“上”时，其不仅指第一层直接形成在第二层或基板上的情况而且指第一层和第二层或基板之 间存在第三层的情况。

参照图1，根据本发明的一个实施例提供了数据处理系统100。数据处理系统100可包括主机102和存储系统110。

主机102可包括任何合适的电子装置。例如，主机102可包括诸如移动电话、MP3播放器、笔记本电脑等便携式电子装置。主机可包括诸如台式电脑、游戏机、TV、放映机等非便携式电子装置。

存储系统110可响应于来自主机102的请求来操作。例如，存储系统可储存待被主机102访问的数据。存储系统110可用作主机102的主存储系统或辅助存储系统。存储系统110可根据与主机102电联接的主机接口的协议利用任何合适的储存装置来实现。可以使用一个或多个半导体存储装置。可以使用易失性存储装置或非易失性存储装置。例如，存储系统110可利用固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、小型-SD和微型-SD、通用串行总线(USB)储存装置、通用闪速储存(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等来实现。

存储系统110的储存装置可利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等非易失性存储装置来实现。

存储系统110可包括储存待被主机102访问的数据的存储装置150和可控制数据在存储装置150中的储存的控制器130。

控制器130和存储装置150可集成在单一半导体装置中。例如，控制器130和存储装置150可集成在被配置为固态驱动器(SSD)的一个半导体装置中。配置存储系统110为SSD可通常允许主机102的操作速度 的显著增加。

控制器130和存储装置150可集成在配置为诸如以下的存储卡的单一半导体装置中：个人计算机存储卡国际联合会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、小型-SD、微型-SD和SDHC、通用闪速储存(UFS)装置等。

而且，例如，存储系统110可以是或配置计算机、超便携移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的储存器、能够在无线环境下传输并接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置或配置计算系统的各种组成元件中的一种。

存储装置150可在写入操作期间储存从主机102提供的数据并在读取操作期间将储存的数据提供至主机102。存储装置150可包括一个或多个存储块152、154和156。存储块152、154和156中的每个可包括多个页。每个页可包括多个存储单元，多个字线(WL)可电联接至多个存储单元。存储装置150可以是当电源供应中断时保留储存的数据的非易失性存储装置。根据一个实施例，存储装置可以是闪速存储器。存储装置可以是具有三维(3D)堆栈结构的闪速存储器装置。稍后参照图2-图11详细地描述具有三维(3D)堆栈结构的非易失性存储装置150的示例。

储存系统110的控制器130可响应于来自主机102的请求来控制存 储装置150。控制器130可将从存储装置150读取的数据提供至主机102并将从主机102提供的数据储存在存储装置150中。为此，控制器130可控制存储装置150的诸如读取操作、写入操作、编程操作和擦除操作的全部操作。

任何合适的控制器可被使用。例如，控制器130可包括主机接口单元132、处理器134、错误纠正码(ECC)单元138、电源管理单元140、NAND闪速控制器142以及存储器144。

主机接口单元132可处理从主机102提供的命令和/或数据。主机接口单元132可通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)等。

ECC单元138可检测并纠正在读取操作期间从存储装置150读取的数据中的错误。各种检测和纠正技术可被应用。例如，当错误位的数量大于或等于可纠正错误位的阈值数量时，ECC单元138可不纠正错误位，并且可输出表示纠正错误位失败的错误纠正失败信号。

ECC单元138可基于诸如以下的编码调制来执行错误纠正操作：低密度奇偶检查(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、涡轮(turbo)码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等。ECC单元138可包括错误检测和纠正操作所需的任何和全部合适的电路、系统或装置。

PMU 140可提供并管理用于控制器130的电源，即，用于包括在控制器130中的组成元件的电源。

NFC 142可用作控制器130和存储装置150之间的存储接口以允许控制器130响应于来自主机102的请求控制存储装置150。NFC 142可生成用于存储装置150的控制信号。例如当存储装置150为闪速存储器时， 且特别当存储装置150为NAND闪速存储器时，NFC可在处理器134的控制下处理数据。

存储器144可用作存储系统110和控制器130的工作存储器，并储存用于驱动存储系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储装置150。例如，控制器130可将从存储装置150读取的数据提供至主机102并将从主机102提供的数据储存在存储装置150中。当控制器130控制存储装置150的操作时，存储器144可储存被控制器130和存储装置150用于诸如读取、写入、编程和擦除操作的数据。

存储器144可以利用易失性存储器来实现。例如，存储器144可以利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实现。如上所说，存储器144可储存被主机102和存储装置150用于读取和写入操作的数据。为了储存数据，存储器144可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射(map)缓冲器等。

处理器134可控制存储系统110的一个或多个一般操作。处理器134可响应于来自主机102的写入请求或读取请求来控制对存储装置150的写入操作或读取操作。处理器134可驱动被称为闪速转换层(FTL)的固件以控制存储系统110的一般操作。处理器134可利用微处理器来实现。处理器可利用中央处理单元(CPU)来实现。

管理单元(未示出)可被包括在处理器134中并可执行例如存储装置150的坏块管理。因此，管理单元可发现包括在存储装置150中的对于进一步使用处于不满意状态的坏存储块，并对坏存储块执行坏块管理。当存储装置150为闪速存储器例如NAND闪速存储器时，由于NAND逻辑功能的特性编程失败可发生在写入操作期间。坏块管理可将编程失败的存储块或坏存储块的数据编程到新的存储块中。由于编程失败产生的坏块可使存储装置尤其是具有3D堆栈结构的存储装置的利用效率恶化且因此负面影响存储系统100的可靠性。

参照图2，根据一个实施例，存储装置150可包括多个存储块，例如，第0到第N-1块210-240。多个存储块210-240中的每个可包括多个页，例如，2^M个页(2^M页)。多个页中的每个可包括多个存储单元，多个字线被电联接至多个存储单元。

根据可被储存或表达在每个存储单元中的位的数量，存储块可以是单层单元(SLC)存储块或多层单元(MLC)存储块。SLC存储块可包括利用每个都能够储存1位数据的存储单元实现的多个页。MLC存储块可包括利用每个都能够储存多位数据例如两位数据或多位数据的存储单元实现的多个页。包括利用每个都能够储存3位数据的存储单元实现的多个页的MLC存储块可并应用并将被称为三层单元(TLC)存储块。

多个存储块210-240中的每个可在写入操作期间储存从主机装置102提供的数据，并可在读取操作期间将储存的数据提供至主机102。

参照图3，存储装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元字符串340。每列的单元字符串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各自的存储单元MC0至MCn-1可由每个都储存多个位的数据信息的多层单元(MLC)来配置。字符串340可分别电联接至对应的位线BL0至BLm-1。作为参考，在图3中，‘DSL’表示漏极选择线，‘SSL’表示源极选择线，且‘CSL’表示公共源线。

尽管存储块152由NAND闪速存储单元配置，但应注意的是，在其它实施例中存储块152可通过NOR闪速存储器、结合至少两种存储单元的混合闪速存储器或控制器内置在存储芯片中的1-NAND闪速存储器来实现。而且，半导体装置的操作特征可不仅应用于电荷储存层由导电浮栅配置的闪速存储装置而且可应用于电荷储存层由介电层配置的电荷捕获闪存(CTF)。

存储装置150的电压供应块310可提供字线电压，例如，编程电压、读取电压或过电压，以根据操作模式被供应至各自的字线。进一步地，电压供应块310可提供待被供应至体材料(bulks)例如其中形成有存储单元的阱区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可生成多个可变的读取电压以生成多个读取数据、在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个、选择所选择的存储块的字线中的一个以及将字线电压提供至所选择的字线和未选择的字线。

存储装置150的读取/写入电路320可由控制电路控制，且可根据操作模式用作传感放大器或写入驱动器。在验证/正常的读取操作期间，读取/写入电路320可用作用于从存储单元阵列读取数据的传感放大器。而且，在编程操作期间，读取/写入电路320可用作根据待被储存在存储单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可在编程操作期间从缓冲器(未示出)接收待被写入存储单元阵列中的数据，且可根据输入的数据驱动位线。为此，读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页缓冲器322、324和326，且多个锁存器(未示出)可包括在页缓冲器322、324和326中的每个中。

图4-图11是示出存储装置150的多个方面的示意图。

如图4-图11所示，存储装置150可包括多个存储块BLK0至BLKN-1且存储块BLK0至BLKN-1中的每个可以三维(3D)结构或纵向结构来实现。各自的存储块BLK0至BLKN-1可包括在第一至第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。

各自的存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND字符串NS(图8)。多个NAND字符串NS可设置在第一方向和第三方向上。每个NAND字符串NS可电联接至位线BL、至少一个源极选择线SSL、至少一个地选择线GSL、多个字线WL、至少一个虚拟字线 DWL以及公共源线CSL。各自的存储块BLK0至BLKN-1可电联接至多个位线BL、多个源极选择线SSL、多个地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个公共源线CSL。

图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的立体图。图6是沿图5中所示的存储块BLKi的线I-I’截取的截面图。

参照图5和图6，存储块BLKi可包括在第一至第三方向上延伸的结构。

存储块可包括基板5111，基板5111包括掺杂有第一类型杂质的硅材料。例如，基板5111可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋(pocket)p阱，且包括围绕p-型阱的n-型阱。尽管在所示的实施例中假定基板5111为p-型硅，但应注意的是基板5111不限于p-型硅。

在第一方向上延伸的多个掺杂区域5311-5314可被设置在基板5111上。掺杂区域在第三方向上以均匀间隔隔开。多个掺杂区域5311-5314可包含不同于在基板5111中使用的杂质的第二类型的杂质。例如，多个掺杂区域5311-5314可掺杂有n-型杂质。尽管在此假定第一至第四掺杂区域5311-5314为n-型，但是应注意的是第一至第四掺杂区域5311-5314不限于n-型。

在第一掺杂区域5311和第二掺杂区域5312之间的基板5111上的区域中，在第一方向上延伸的多个介电材料区域5112可在第二方向上以均匀间隔隔开。介电材料区域5112和基板5111也可在第二方向上以预定距离彼此隔开。介电材料区域5112可包括诸如例如二氧化硅的任何合适的介电材料。

在两个连续的掺杂区域之间例如第一掺杂区域5311和第二掺杂区域5312之间的基板5111上的区域中，多个柱状物5113在第一方向上以均匀间隔隔开。柱状物5113在第二方向上穿延伸并可穿过介电材料区 域5112使得它们可与基板5111电联接。每个柱状物5113可包括一种或多种材料。例如，每个柱状物5113可包括内层5115和外表面层5114。表面层5114可包括掺杂有杂质的硅材料。例如，表面层5114可包括掺杂有与基板5111相同类型的杂质的硅材料。尽管在此假定例如表面层5114可包括p-型硅，但表面层5114不限于p-型硅且本领域技术人员可容易地想到其它实施例，其中基板5111和柱状物5113的表面层5114可掺杂有n-型杂质。

每个柱状物5113的内层5115可由介电材料制成。内层5115可以是或包括诸如例如二氧化硅的介电材料。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层5116可沿介电材料区域5112、柱状物5113和基板5111的暴露表面设置。介电层5116的厚度可小于介电材料区域5112之间的距离的一半。换言之，不同于介电材料5112和介电层5116的材料的区域可被设置、可设置在(i)介电层5116(设置在介电材料区域5112的第一介电材料的底部表面上)和(ii)设置在介电材料区域5112的第二介电材料的顶部表面上的介电层5116之间。介电材料区域5112位于第一介电材料下面。

在诸如第一掺杂区域5311和第二掺杂区域5312之间的区域的两个连续的掺杂区域之间的区域中，多个导电材料区域5211-5291可设置在介电层5116的暴露表面上。多个导电材料区域在第一方向上延伸且在与多个介电材料区域5112的交叉配置中在第二方向上以均匀间隔隔开。介电层5116填充导电材料区域和介电材料区域5112之间的空间。例如，在第一方向上延伸的导电材料区域5211可设置在邻近基板5111的介电材料区域5112和基板5111之间。特别地，在第一方向上延伸的导电材料区域5211可设置在(i)设置在基板5111上的介电层5116和(ii)设置在邻近基板5111的介电材料区域5112的底部表面上的介电层5116之间。

在第一方向上延伸的导电材料区域5211-5291中的每个可设置在 (i)设置在介电材料区域5112中的一个的顶部表面上的介电层5116和(ii)设置在下一个介电材料区域5112的底部表面上的介电层5116之间。在第一方向上延伸的导电材料区域5221-5281可设置在介电材料区域5112之间。在第一方向上延伸的导电材料区域5291可设置在最上面的介电材料5112上。在第一方向上延伸的导电材料区域5211-5291可以是或包括金属材料。在第一方向上延伸的导电材料区域5211-5291可以是或包括诸如多晶硅的导电材料。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、连续地设置在第一方向上且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料区域5212-5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料区域5213-5293。

漏极5320可分别设置在多个柱状物5113上。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n-型杂质的硅材料。尽管为了方便起见假定漏极5320包括n-型硅，但应注意的是，漏极5320不限于n-型硅。例如，每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘(pad)的形状设置在每个对应的柱状物5113的顶部表面上。

在第三方向上延伸的导电材料区域5331-5333可设置在漏极5320上。导电材料区域5331-5333可在第一方向上顺序地设置。各自的导电材料区域5331-5333可与对应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料区域5331-5333可通过接触插头电联接。在第三方向上延伸的导电材料区域5331-5333可以是金属材料。在第三方向上延伸的导电材料区域5331-5333可以是诸如多晶硅的导电材料。

在图5和图6中，各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293一起形成字符串。各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293一起形成NAND字符串NS。每个NAND字符串NS可包括多个晶体管结构TS。

图7是图6中所示的晶体管结构TS的截面视图。

参照图7，在图6中所示的晶体管结构TS中，介电层5116可包括第一子介电层5117、第二子介电层5118和第三子介电层5119。

在每个柱状物5113中的p型硅的表面层5114可作为主体。邻近柱状物5113的第一子介电层5117可作为隧穿介电层，且可包括热氧化层。

第二子介电层5118可作为电荷储存层。第二子介电层5118可作为电荷捕获层，且可包括氮化物层或诸如氧化铝层、氧化铪层等金属氧化物层。

邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、氧化铪层等的高k介电层。

导电材料5233可作为栅或控制栅。例如，栅或控制栅5233、阻断介电层5119、电荷储存层5118、隧穿介电层5117和主体5114可形成晶体管或存储单元晶体管结构。即，第一子介电层5117、第二子介电层5118和第三子介电层5119可形成氧化物-氮化物-氧化物(ONO)结构。 在一个实施例中，为方便起见，在每个柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个NAND字符串NS。详细地，存储块BLKi可包括在第二方向或垂直于基板5111的方向上延伸的多个NAND字符串NS。

每个NAND字符串NS可包括设置在第二方向上的多个晶体管结构TS。每个NAND字符串NS的多个晶体管结构TS中的至少一个可作为字符串源晶体管SST。每个NAND字符串NS的多个晶体管结构TS中的至少一个可作为地选择晶体管GST。

栅或控制栅可对应于在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293。换言之，栅或控制栅可在第一方向上延伸且形成字线和至少一个源极选择线SSL和至少一个地选择线GSL的至少两个选择线。

在第三方向上延伸的导电材料区域5331-5333可电联接至NAND字符串NS的一端。在第三方向上延伸的导电材料区域5331-5333可作为位线BL。即，在一个存储块BLKi中，多个NAND字符串NS可电联接至一个位线BL。

在第一方向上延伸的第二类型掺杂区域5311-5314可被设置至NAND字符串NS的其他端。在第一方向上延伸的第二类型掺杂区域5311-5314可作为公公共源线CSL。

即，存储块BLKi可包括在垂直于基板5111的方向例如第二方向上延伸的多个NAND字符串NS，且可作为其中多个NAND字符串NS电联接至一个位线BL的例如电荷捕获类型存储器的NAND闪速存储块。

尽管图5-图7中示出了在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293设置在9层中，但应注意的是，在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293不限于设置在9层中。例如，在第一方向上延伸的导电材料区域可设置在8 层、16层或任何多个层中。换言之，在一个NAND字符串NS中，晶体管的数量可以是8个、16个或更多。

尽管图5-图7中示出了3个NAND字符串NS被电联接至一个位线BL，但应注意的是，实施例不限于具有被电联接至一个位线BL的3个NAND字符串NS。在存储块BLKi中，m个NAND字符串NS可电联接至一个位线BL，m为正整数。根据电联接至一个位线BL的NAND字符串NS的数量，在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293的数量和公共源线5311-5314的数量也可被控制。

进一步地，尽管图5-图7中示出了3个NAND字符串NS被电联接至在第一方向上延伸的一个导电材料，但应注意的是，实施例不限于具有被电联接至在第一方向上延伸的一个导电材料的3个NAND字符串NS。例如，n个NAND字符串NS可被电联接至在第一方向上延伸的一个导电材料，n为正整数。根据被电联接至在第一方向上延伸的一个导电材料的NAND字符串NS的数量，位线5331-5333的数量也可被控制。

图8是示出如参照图5-图7所述的具有第一结构的存储块BLKi的等效电路图。

参照图8，块BLKi可具有第一位线BL1和公共源线CSL之间的多个NAND字符串NS11-NS31。第一位线BL1可对应于图5和图6的在第三方向上延伸的导电材料区域5331。NAND字符串NS12-NS32可设置在第二位线BL2和公共源线CSL之间。第二位线BL2可对应于图5和图6的在第三方向上延伸的导电材料区域5332。NAND字符串NS13-NS33可设置在第三位线BL3和公共源线CSL之间。第三位线BL3可对应于图5和图6的在第三方向上延伸的导电材料区域5333。

每个NAND字符串NS的源极选择晶体管SST可电联接至对应的位线BL。每个NAND字符串NS的地选择晶体管GST可电联接至公共源线CSL。存储单元MC可设置在每个NAND字符串NS的源极选择晶体管SST和地选择晶体管GST之间。

在该示例中，NAND字符串NS可由行和列的单元定义且电联接至一个位线的NAND字符串NS可形成一列。电联接至第一位线BL1的NAND字符串NS11-NS31可对应于第一列，电联接至第二位线BL2的NAND字符串NS12-NS32可对应于第二列，电联接至第三位线BL3的NAND字符串NS13-NS33可对应于第三列。电联接至一个源极选择线SSL的NAND字符串NS可形成一行。电联接至第一源极选择线SSL1的NAND字符串NS11-NS31可形成第一行，电联接至第二源极选择线SSL2的NAND字符串NS12-NS32可形成第二行，电联接至第三源极选择线SSL3的NAND字符串NS13-NS33可形成第三行。

在每个NAND字符串NS中，可定义高度。在每个NAND字符串NS中，邻近地选择晶体管GST的存储单元MC1的高度可具有值‘1’。在每个NAND字符串NS中，当从基板5111被测量时，存储单元的高度可随着存储单元靠近源极选择晶体管SST而增加。例如，在每个NAND字符串NS中，邻近源极选择晶体管SST的存储单元MC6的高度可以是7。

在相同行中的NAND字符串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行中的NAND字符串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL1、SSL2和SSL3。

相同行中的NAND字符串NS中的相同高度处的存储单元可共享字线WL。即，在相同高度处，电联接至不同行中的NAND字符串NS的存储单元MC的字线WL可被电联接。相同行的NAND字符串NS中相同高度处的虚拟存储单元DMC可共享虚拟字线DWL。即，在相同高度或水平处，电联接至不同行中的NAND字符串NS的虚拟存储单元DMC的虚拟字线DWL可被电联接。

位于相同水平或高度或层处的字线WL或虚拟字线DWL可在可设置在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293的层处彼此电联接。在第一方向上延伸的导电材料区域 5211-5291、5212-5292和5213-5293可通过接触部共同电联接至上层。在上层处，在第一方向上延伸的导电材料区域5211-5291、5212-5292和5213-5293可被电联接。换言之，在相同行中的NAND字符串NS的地选择晶体管GST可共享地选择线GSL。进一步地，在不同行中的NAND字符串NS的地选择晶体管GST可共享地选择线GSL。即，NAND字符串NS11-NS13、NS21-NS23和NS31-NS33可电联接至地选择线GSL。

公共源线CSL可电联接至NAND字符串NS。在有源区域上和在基板5111上，第一至第四掺杂区域5311-5314可被电联接。第一至第四掺杂区域5311-5314可通过接触部电联接至上层且在上层处，第一至第四掺杂区域5311-5314可被电联接。

例如，如图8中所示，相同高度或水平的字线WL可被电联接。因此，当选择特定高度处的字线WL时，电联接至字线WL的所有NAND字符串NS可被选择。在不同行中的NAND字符串NS可电联接至不同源极选择线SSL。因此，在电联接至相同字线WL的NAND字符串NS中，通过选择源极选择线SSL1-SSL3中的一个，在未选择的行中的NAND字符串NS可与位线BL1-BL3电隔离。换言之，通过选择源极选择线SSL1-SSL3中的一个，NAND字符串NS的行可被选择。此外，通过选择位线BL1-BL3中的一个，在所选择的行中的NAND字符串NS可以列为单位来选择。

在每个NAND字符串NS中，可设置虚拟存储单元DMC。在图8中，虚拟存储单元DMC可在每个NAND字符串NS中被设置在第三存储单元MC3和第四存储单元MC4之间。即，第一至第三存储单元MC1-MC3可设置在虚拟存储单元DMC和地选择晶体管GST之间。第四至第六存储单元MC4-MC6可设置在虚拟存储单元DMC和源极选择晶体管SSL之间。每个NAND字符串NS的存储单元MC可被虚拟存储单元DMC划分成存储单元组。在划分的存储单元组中，邻近地选择晶体管GST的存储单元例如MC1-MC3可被称为较低存储单元组，且邻近字符串选择 晶体管SST的存储单元例如MC4-MC6可被称为较高存储单元组。

在下文中，将参照图9-图11做出详细说明，图9-图11示出根据本发明的另一个实施例的存储系统中的存储装置。

特别地，图9是示意性说明利用不同于上文参照图5-图8所述的第一结构的三维(3D)非易失性存储装置来实现的存储装置的立体图。图10是示出沿图9的线VII-VII＇截取的存储块BLKj的剖视图。

参照图9和图10，存储块BLKj可包括在第一至第三方向上延伸的结构且可包括基板6311。基板6311可包括掺杂有第一类型杂质的硅材料。例如，基板6311可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如袋p-阱，且包括围绕p-型阱的n-型阱。尽管在所示的实施例中假定基板6311为p-型硅，但应注意的是，基板6311不限于p-型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料区域6321-6324被设置在基板6311上方。第一至第四导电材料区域6321-6324可在z轴方向上隔开预定距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料区域6325-6328可设置在基板6311上方。第五至第八导电材料区域6325-6328可在z轴方向上隔开预定距离。第五至第八导电材料区域6325-6328可在y轴方向上与第一至第四导电材料区域6321-6324隔开。

可设置穿过第一至第四导电材料区域6321-6324的多个下部柱状物DP。每个下部柱状物DP在z轴方向上延伸。而且，可设置穿过第五至第八导电材料区域6325-6328的多个上部柱状物UP。每个上部柱状物UP在z轴方向上延伸。

下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的通道。表面层6363可包括阻断介电层、电荷储存层和隧穿介电层。

下部柱状物DP和上部柱状物UP可通过管栅PG电联接。管栅PG可被设置在基板6311中。例如，管栅PG可包括与下部柱状物DP和上部柱 状物UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作公共源线CSL。

漏极6340可设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料区域6351和第二上部导电材料区域6352可设置在漏极6340上方。

第一上部导电材料区域6351和第二上部导电材料区域6352可在x轴方向上隔开。第一上部导电材料区域6351和第二上部导电材料区域6352可由金属形成。第一上部导电材料区域6351和第二上部导电材料区域6352和漏极6340可通过接触插头电联接。第一上部导电材料区域6351和第二上部导电材料区域6352分别作为第一位线BL1和第二位线BL2。

第一导电材料6321可作为源极选择线SSL，第二导电材料6322可作为第一虚拟字线DWL1，第三导电材料6323区域和第四导电材料区域6324分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料区域6325和第六导电材料区域6326分别作为第三主字线MWL3和第四主字线MWL4，第七导电材料6327可作为第二虚拟字线DWL2，第八导电材料6328可作为漏极选择线DSL。

下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料区域6321-6324形成下部字符串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料区域6325-6328形成上部字符串。下部字符串和上部字符串可通过管栅PG电联接。下部字符串的一端可电联接至作为公共源线CSL的第二类型的掺杂材料6312。上部字符串的一端可通过漏极6340电联接至对应的位线。一个下部字符串和一个上部字符串形成一个单元字符串，其电联接在作为公共源线CSL的第二类型的掺杂材料6312和作为位线BL的上部导电材料层6351-6352中的对应的一个之间。

即，下部字符串可包括源极选择晶体管SST、第一虚拟存储单元DMC1、第一主存储单元MMC1和第二主存储单元MMC2。上部字符串可包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚拟存储单元DMC2和漏极选择晶体管DST。

在图9和图10中，上部字符串和下部字符串可形成NAND字符串NS，且NAND字符串NS可包括多个晶体管结构TS。由于上文参照图7详细地描述了包括在图9和图10中的NAND字符串NS中的晶体管结构，所以在此将省略其详细说明。

图11是示出具有如上参照图9和图10所述的第二结构的存储块BLKj的等效电路的电路图。为方便起见，仅示出形成第二结构中的存储块BLKj中的一对的第一字符串和第二字符串。

参照图11，在具有第二结构的存储块BLKj中，单元字符串可以定义多个对的这种方式来设置，其中，单元字符串中的每个都利用如上参照图9和图10所述的通过管栅PG电联接的一个上部字符串和一个下部字符串来实现。

例如，在具有第二结构的某一存储块BLKj中，存储单元CG0-CG31沿第一通道CH1(未示出)堆叠，例如，至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可形成第一字符串ST1，以及存储单元CG0-CG31沿第二通道CH2(未示出)堆叠，例如，至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可形成第二字符串ST2。

第一字符串ST1和第二字符串ST2可电联接至相同漏极选择线DSL和相同源极选择线SSL。第一字符串ST1可电联接至第一位线BL1，且第二字符串ST2可电联接至第二位线BL2。

尽管图11中描述了第一字符串ST1和第二字符串ST2被电联接至相同漏极选择线DSL和相同源极选择线SSL，但可认为第一字符串ST1和第二字符串ST2可电联接至相同源极选择线SSL和相同位线BL、第一字符串ST1可电联接至第一漏极选择线DSL1以及第二字符串ST2可电 联接至第二漏极选择线SDL2。进一步地，可认为第一字符串ST1和第二字符串ST2可电联接至相同漏极选择线DSL和相同位线BL、第一字符串ST1可电联接至第一源极选择线SSL1以及第二字符串ST2可电联接至第二源极选择线SSL2。

图12A-图12C是示出本发明的一个实施例中的存储系统100的内储存处理(ISP)操作的框图。

如参照图1所述地，存储系统100可包括非易失性存储装置150和控制器130。

ISP是在支持ISP操作的存储系统110中执行的一系列过程。

存储系统110可响应于来自主机102的请求储存输入的数据并读出储存的数据同时主机可执行对从存储系统读取的数据的预设操作。存储系统110可支持ISP操作。例如，存储系统110可响应于来自主机102的单一请求读出两个或多个数据且可对读出的数据中的两个或多个执行预设操作以生成单一结果数据。然后，存储系统可将单一结果数据输出至主机102。

例如，预设操作可包括将读出的两个或多个数据结合在一起和/或比较读出的两个或多个数据或任何其它合适的操作。

独立地执行一个或多个预设操作的存储系统可能是有利的，因为其可减少主机102的操作负担。

进一步地，数据流量可被减少。代替存储系统110为主机执行预设操作将读取的两个或多个数据提供至主机102，存储系统110通过ISP操作可仅将结果数据输出至主机102。因此，存储系统110和主机102之间的数据流量可被减少。

图12A示出主机102和存储系统110之间的ISP操作的示例。因此，主机102可将请求ISP操作的命令JCMD提供至存储系统110(图12A中的“1.请求ISP”)。

存储系统110可根据用于从主机102提供的请求的ISP操作的过程 信息JINFO以及命令JCMD从非易失性存储装置150中读出数据RDATA<1:K>(图12A中的“2.读取数据”)。

存储系统110的控制器130可根据过程信息JINFO通过对数据RDATA<1:K>执行预设操作来生成结果数据QDATA(图12A中的“3.数据处理”)。

当存储系统110将结果数据QDATA输出至主机102时，请求的ISP操作可结束(图12A中的“4.响应”)。

用于请求的ISP操作的过程信息JINFO可包括表示数据RDATA<1:K>在非易失性存储装置150中的每个位置的过程地址信息及表示对应于请求的ISP操作的预设操作的类型的请求的操作信息。

图12B和图12C示出添加至参照图12A描述的ISP操作的附加过程特征。因此，附加过程特征可以是通过检查用于当前请求的ISP操作的过程信息JINFO来确定当前请求的ISP操作是否在过去被请求(图12B中的“2.ISP检测”)。当主机102通过提供命令JCMD来请求ISP操作(图12B中的“1.请求ISP”)时，附加过程特征可通过控制器130来执行。

如图12B中所示的，存储系统110可当确定当前请求的ISP操作在过去未被请求时执行第一ISP操作。

第一ISP操作可包括响应于用于当前请求的ISP操作的过程信息JINFO从非易失性存储装置150中读出数据RDATA<1:K>(图12B中的“3.读取数据”)、响应于用于当前请求的ISP操作的过程信息JINFO通过对数据RDATA<1:K>执行预设操作来生成结果数据QDATA(图12B中的“4.数据处理”)、将结果数据QDATA输出至主机102(图12B中的“5.响应”)以及将结果数据QDATA储存到非易失性存储装置150中(图12B中的“6.写入结果数据”)。

在第一ISP操作期间，附加过程特征可以是将结果数据QDATA储存到非易失性存储装置150中。第二ISP操作可基于在第一ISP操作期间被储存在非易失性存储装置150中的结果数据QDATA来执行。

如图12C中所示的，存储系统110可当确定当前请求的ISP操作也在过去被请求时执行第二ISP操作。

第二ISP操作可包括从非易失性存储装置150中读出对应于当前请求的ISP操作的结果数据QDATA(图12C中的“3.读取结果数据”)以及将结果数据QDATA输出至主机102(图12C中的“4.响应”)。

由于结果数据QDATA在如上所述的第一ISP操作期间被储存在非易失性存储装置150中，结果数据QDATA可在第二ISP操作期间从非易失性存储装置150中读出。当确定当前请求的ISP操作也在过去被请求(图12C中的“2.ISP检测”)时，当前请求的ISP操作在过去被请求且因此当前请求的ISP操作在那时被识别为第一ISP操作且对应于当前请求的ISP操作的结果数据QDATA在那时已经作为结果数据被储存在非易失性存储装置150中。因此，当根据当前请求的ISP操作执行第二ISP操作时，可以通过用于当前请求的ISP操作的过程信息JINFO从非易失性存储装置150中读出结果数据QDATA。

下面将更详细地描述通过检查用于当前请求的ISP操作的过程信息JINFO来确定当前请求的ISP操作是否也在过去被请求(图12B和图12C中的“2.ISP检测”)。

控制器130可在每个第一ISP操作期间将过程信息JINFO作为累积的操作信息ACINFO<1:N>累积在其存储器144中。因此，当主机102通过将命令JCMD提供至存储系统110来请求ISP操作(图12B和图12C中的“1.请求ISP”)时，控制器130可通过比较用于当前请求的ISP操作的过程信息JINFO与累积的操作信息ACINFO<1:N>来确定当前请求的ISP操作是否也在过去被请求(图12B和图12C中的“2.ISP检测”)。

用于当前请求的ISP操作的过程信息JINFO可包括表示数据RDATA<1:K>在非易失性存储装置150中的每个位置的过程地址信息及表示对应于请求的ISP操作的预设操作的类型的请求的操作信息。

累积的操作信息ACINFO<1:N>可累积地包括用于在过去执行的 第一ISP操作的过程信息JINFO。进一步地，累积的操作信息ACINFO<1:N>可累积地包括表示结果数据QDATA在非易失性存储装置150中的每个位置的对应于在过去执行的第一ISP操作的结果地址信息。

在用于当前请求的ISP操作的过程信息JINFO与累积的操作信息ACINFO<1:N>之间的比较期间，控制器130可对用于当前请求的ISP操作的过程信息JINFO和累积的操作信息ACINFO<1:N>执行第一比较操作的过程地址信息。

当作为第一比较操作的结果用于当前请求的ISP操作的过程信息JINFO和累积的操作信息ACINFO<1:N>的过程地址信息彼此相同时，控制器130可对用于当前请求的ISP操作的过程信息JINFO和对应于在第一比较操作期间确定为相同的用于当前请求的ISP操作的过程信息JINFO的过程地址信息的累积的操作信息ACINFO<1:N>的请求的操作信息执行第二比较操作。

当作为第一比较操作的结果用于当前请求的ISP操作的过程信息JINFO和累积的操作信息ACINFO<1:N>的过程地址信息彼此不相同时，第二比较操作可不被执行且可确定当前请求的ISP操作在过去未被请求。

作为第二比较操作的结果，当用于当前请求的ISP操作的过程信息JINFO的请求的操作信息与对应于在第一比较操作期间确定为相同的用于当前请求的ISP操作的过程信息JINFO的过程地址信息的累积的操作信息ACINFO<1:N>的请求的操作信息相同时，可确定的是当前请求的ISP操作也在过去被请求。

在对用于当前请求的ISP操作的过程信息JINFO和累积的操作信息ACINFO<1:N>的过程地址信息的第一比较操作期间，可能存在对应于累积的操作信息ACINFO<1:N>的过程地址信息的数据的数量与对应于用于当前请求的ISP操作的过程信息JINFO的过程地址信息的数据的 数量不同的情况。在这种情况下，应该确定用于当前请求的ISP操作的过程信息JINFO的请求的操作信息与对应于在第一比较操作期间确定为相同的用于当前请求的ISP操作的过程信息JINFO的过程地址信息的累积的操作信息ACINFO<1:N>的请求的操作信息不同。

例如，当对应于累积的操作信息ACINFO<1:N>的过程地址信息的数据的数量为3而对应于用于当前请求的ISP操作的过程信息JINFO的过程地址信息的数据的数量为2时，可能存在对应于累积的操作信息ACINFO<1:N>的过程地址信息的3个数据的前2个与对应于用于当前请求的ISP操作的过程信息JINFO的过程地址信息的2个数据相同的情况。在这种情况下，大不相同的过程地址信息可能被错误地确定为彼此相同。因此，当对应于用于当前请求的ISP操作的过程信息JINFO的过程地址信息的数据的数量与对应于与在第一比较操作期间确定为相同的用于当前请求的ISP操作的过程信息JINFO的过程地址信息对应的的累积的操作信息ACINFO<1:N>的过程地址信息的数据的数量不同时，在第二比较操作期间应该确定用于当前请求的ISP操作的过程信息JINFO和累积的操作信息ACINFO<1:N>的请求的操作信息彼此不同。

累积的操作信息ACINFO<1:N>可仅在供电至存储系统110期间被保持在存储器144中。因此，为了不管是否供电至存储系统110都保存累积的操作信息ACINFO<1:N>可请求控制器130的附加操作。

例如，控制器可在存储系统110断电时将储存在存储器144中的累积的操作信息ACINFO<1:N>备份至非易失性存储装置150。在恢复存储系统110的供电时，控制器130可从非易失性存储装置150中重新取回累积的操作信息ACINFO<1:N>并将累积的操作信息ACINFO<1:N>储存回存储器144用于与用于当前请求的ISP操作的过程信息JINFO的比较操作。

待被储存在存储器144中的累积的操作信息ACINFO<1:N>的数量可被限制于预设数量。当太多累积的操作信息ACINFO<1:N>被储存在 存储器144中时，累积的操作信息ACINFO<1:N>可占据存储器144内的太多储存空间且控制器130可能具有比较用于当前请求的ISP操作的过程信息JINFO与累积的操作信息ACINFO<1:N>(图12B和图12C中的“2.ISP检测”)的太多负担。

因此，待被储存在存储器144中的累积的操作信息ACINFO<1:N>的数量可被限制于最大次数，其中N味大于2的整数。当存储器144满了且附加过程信息JINFO待被重新储存在存储器144中时，累积的操作信息ACINFO<1:N>中的查到的最旧的一个操作信息可被从存储器144中删除且附件过程信息JINFO可被重新作为累积的操作信息ACINFO<1:N>储存在存储器144中。当控制器130确定当前请求的ISP操作在过去被请求时或当用于当前请求的ISP操作的过程信息JINFO已经被包括在累积的操作信息ACINFO<1:N>中时，累积的操作信息ACINFO<1:N>中的一个可通过用于当前请求的ISP操作的过程信息JINFO来查到。

例如，待被储存在存储器144中的累积的操作信息ACINFO<1:N>的数量可被限制于N(N为大于2的整数)。当存储器144满了且附加过程信息JINFO待被重新储存在存储器144中时，储存在存储器144中的累积的操作信息ACINFO<1:N>中的最少请求中的一个可被从存储器144中删除且附件过程信息JINFO可被重新作为累积的操作信息ACINFO<1:N>储存在存储器144中。

如上所述，在包括过程特征的ISP操作期间，控制器130可生成结果数据QDATA并将结果数据QDATA储存在非易失性存储装置150中。控制器130可对非易失性存储装置150进行划分以用于储存结果数据QDATA。

进一步地，为了如上所述不管存储系统110是否断电都保存累积的操作信息ACINFO<1:N>，控制器130可检测存储系统110的断电并可将储存在存储器144中的累积的操作信息ACINFO<1:N>备份至非易失性 存储装置150。控制器130可对非易失性存储装置150进行划分以用于备份累积的操作信息ACINFO<1:N>。

例如，当用于当前请求的ISP操作的数据RDATA<1:K>被储存在非易失性存储装置150的第一区域中时，控制器130可将由当前请求的ISP操作生成的结果数据QDATA储存在非易失性存储装置150的第二区域中，从而防止数据RDATA<1:K>和结果数据QDATA在非易失性存储装置150中混合。进一步地，控制器130可将累积的操作信息ACINFO<1:N>备份在非易失性存储装置150的第三区域中，从而防止数据RDATA<1:K>、结果数据QDATA和备份的累积的操作信息ACINFO<1:N>在非易失性存储装置150中混合。

图13是示出图12A-图12C中所示的存储系统110的ISP操作的时序图。

参照图13，时序图‘A’对应参照图12A所述的ISP操作，时序图‘B’对应参照图12B所述的第一ISP操作，时序图‘C’对应参照图12C所述的第二ISP操作。

参照图13的时序图‘A’，主机102可将请求ISP操作的命令JCMD提供至存储系统110。例如，参照图12A所述的ISP操作的请求(图12A中的“1.请求ISP”)可被执行。

因此，存储系统110可检查命令JCMD和用于当前请求的ISP操作的过程信息JINFO(图13的时序图‘A’中的“C”)并顺序地读出两个数据Read Data<1>和Read Data<2>。例如，参照图12A所述的数据RDATA<1:K>的读出(图12A中的“2.读取数据”)可被执行。作为参考，图13示例性示出两个数据Read Data<1>和Read Data<2>的顺序读出，这仅是示例，但数据RDATA<1:K>可被同时并行读出。

然后，存储系统110可对两个数据Read Data<1>和Read Data<2>执行预设操作。例如，参照图12A所述的预设操作(图12A中的“3.数据处理”)可被执行。

然后，存储系统110可将预设操作生成的结果数据QDATA输出至主机102。例如，参照图12A所述的结果数据QDATA的输出(图12A中的“4.响应”)可被执行。

参照图13的时序图‘B’，主机102可将请求ISP操作的命令JCMD提供至存储系统110。例如，参照图12B所述的ISP操作的请求(图12B中的“1.请求ISP”)可被执行。

因此，存储系统110可检查请求ISP操作的命令JCMD和用于当前请求的ISP操作的过程信息JINFO(图13的时序图‘B’中的“C”)并可通过比较用于当前请求的ISP操作的过程信息JINFO与累积的操作信息ACINFO<1:N>确定当前请求的ISP操作是否也在过去被请求(图13的时序图‘B’中的“D”)。例如，参照图12B所述的当前请求的ISP操作是否也在过去被请求的确定(图12B中的“2.ISP检测”)可被执行。

当确定当前请求的ISP操作也在过去被请求或如时序图‘B’中所示例的用于当前请求的ISP操作的过程信息JINFO与累积的操作信息ACINFO<1:N>不同时，存储系统110可顺序地读出对应于用于当前请求的ISP操作的过程信息JINFO的两个数据Read Data<1>和Read Data<2>。例如，参照图12B所述的数据RDATA<1:K>的读出(图12B中的“3.读取数据”)可被执行。作为参考，图13示例性示出两个数据Read Data<1>和Read Data<2>的顺序读出，这仅是示例，但数据RDATA<1:K>可被同时并行读出。

然后，存储系统110可对两个数据Read Data<1>和Read Data<2>执行预设操作。例如，参照图12B所述的预设操作(图12B中的“4.数据处理”)可被执行。

然后，存储系统110可将预设操作生成的结果数据QDATA输出至主机102。例如，参照图12B所述的结果数据QDATA的输出(图12B中的“5.响应”)可被执行。

进一步地，在结果数据QDATA的输出(“5.响应”)的时间段期间， 存储系统110可将结果数据QDATA储存在非易失性存储装置150中。例如，参照图12B所述的结果数据QDATA在非易失性存储装置150中的储存(图12B中的“6.写入结果数据”)可被执行。

如图13的时序图‘B’中所示，结果数据QDATA的输出(“5.响应”)和结果数据QDATA在非易失性存储装置150中的储存(“6.写入结果数据”)可在完成预设操作(“4.数据处理”)时同时执行。

因此，如图13的时序图‘A’和‘B’中所示，时序图‘A’和‘B’两者的整个过程可同时完成，即使时序图‘B’可能包括结果数据QDATA在非易失性存储装置150中的储存(“6.写入结果数据”)。例如，参照图12A和图12B所述的两个ISP操作的整个过程可同时完成，即使参照图12B所述的ISP操作的整个过程包括额外的处理步骤，即结果数据QDATA在非易失性存储装置150中的储存(“6.写入结果数据”)。

参照图13的时序图‘C’，主机102可将请求ISP操作的命令JCMD提供至存储系统110。例如，参照图12C所述的ISP操作的请求(图12C中的“1.请求ISP”)可被执行。

因此，存储系统110可检查请求ISP操作的命令JCMD和用于当前请求的ISP操作的过程信息JINFO(图13的时序图‘C’中的“C”)并可通过比较用于当前请求的ISP操作的过程信息JINFO与累积的操作信息ACINFO<1:N>确定当前请求的ISP操作是否也在过去被请求(图13的时序图‘C’中的“D”)。例如，如参照图12C所述，当前请求的ISP操作是否也在过去被请求的确定(图12C中的“2.ISP检测”)可被执行。

当确定当前请求的ISP操作也在过去被请求或如时序图‘C’中所示例的用于当前请求的ISP操作的过程信息JINFO与累积的操作信息ACINFO<1:N>相同时，存储系统110可读出对应于用于当前请求的ISP操作的过程信息JINFO的结果数据QDATA。例如，如参照图12C所述(图12C中的“3.读取结果数据”)，结果数据QDATA的读出可被执行。

然后，存储系统110可在不执行预设操作的情况下将从非易失性存 储装置150中重新取回的结果数据QDATA输出至主机102。例如，如参照图12C所述(图12C中的“4.响应”)，结果数据QDATA的输出可被执行。

当比较图13的时序图‘A’-‘C’时，在时序图‘C’中的结果数据QDATA的输出(图13中的时序图‘C’的“4.响应”)可能比时序图‘A’和‘B’中的结果数据QDATA的输出(分别对应图13中的时序图‘A’的“4.响应”和时序图‘B’的“5.响应”)快‘节省时间’所表示的量。

这可能因为时序图‘C’的当前请求的ISP操作可能已经在过去被请求且因此结果数据QDATA可能根据先前请求的ISP操作被储存在了非易失性存储装置150中，如参照时序图‘B’所述。

因此，在时序图‘C’中，结果数据QDATA从非易失性存储装置150至主机102的输出可作为对当前请求的ISP操作的响应。因此，时序图‘C’中的整个过程的完成可比时序图‘A’或‘B’中的整个过程的完成早‘节省时间’所表示的量。

图14是示出图12A-12C中所示的存储系统110的ISP操作的示例的流程图。

参照图14，在步骤S20中，存储系统110可接收请求ISP操作的命令JCMD和用于当前请求的ISP操作的过程信息JINFO。

在步骤S30中，存储系统110可确定当前请求的ISP操作是否也在过去被请求。

例如，在步骤S32和S34中，存储系统110可比较用于当前请求的ISP操作的过程信息JINFO与储存在控制器130内的存储器144中的累积的操作信息ACINFO<1:N>。

在步骤S30中的用于当前请求的ISP操作的过程信息JINFO与累积的操作信息ACINFO<1:N>之间的比较期间，存储系统110可在步骤S32中分别对用于当前请求的ISP操作的过程信息JINFO和累积的操作信息 ACINFO<1:N>的过程地址信息和请求的操作信息执行第一比较操作和第二比较操作。

当作为步骤S32的结果(“是”)用于当前请求的ISP操作的过程信息JINFO的过程地址信息和请求的操作信息分别与累积的操作信息ACINFO<1:N>的过程地址信息和请求的操作信息相同时，然后，存储系统110可在步骤S34中确定对应于在步骤S32中被确定为与用于当前请求的ISP操作的过程信息JINFO相同的累积的操作信息ACINFO<1:N>的过程地址信息的数据的数量是否与对应于用于当前请求的ISP操作的过程信息JINFO的过程地址信息的数据的数量相同。

当作为步骤S34的结果(“否”)对应于在步骤S32中被确定为与用于当前请求的ISP操作的过程信息JINFO相同的累积的操作信息ACINFO<1:N>的过程地址信息的数据的数量与对应于用于当前请求的ISP操作的过程信息JINFO的过程地址信息的数据的数量不同时，可确定当前请求的ISP操作未在过去被请求且步骤S40可被执行。

当作为步骤S34的结果(“是”)对应于在步骤S32中被确定为与用于当前请求的ISP操作的过程信息JINFO相同的累积的操作信息ACINFO<1:N>的过程地址信息的数据的数量与对应于用于当前请求的ISP操作的过程信息JINFO的过程地址信息的数据的数量相同时，可确定当前请求的ISP操作在过去被请求且步骤S50可被执行。

当作为步骤S32的结果(“否”)用于当前请求的ISP操作的过程信息JINFO的过程地址信息或请求的操作信息分别与累积的操作信息ACINFO<1:N>的过程地址信息或请求的操作信息不同时，可确定当前请求的ISP操作未在过去被请求且步骤S40可被执行。

在步骤S40期间，存储系统110可在步骤S42中根据用于当前请求的ISP操作的过程信息JINFO从非易失性存储装置150中读出数据RDATA<1:K>。存储系统110可在步骤S44中通过对数据RDATA<1:K>执行预设操作生成结果数据QDATA。存储系统可在步骤S46中将结果 数据QDATA储存在非易失性存储装置150中并可在步骤S60中将结果数据QDATA输出至主机102。

在步骤S50中，存储系统110可根据在步骤S50中的用于当前请求的ISP操作的过程信息JINFO从非易失性存储装置150中读出结果数据QDATA。存储系统110可在步骤S60中将结果数据QDATA输出至主机102。

当存储系统110在步骤S60中将读出的结果数据QDATA输出至主机时，存储系统110可在步骤S70中更新累积的操作信息ACINFO<1:N>并可在步骤S80中结束ISP操作。

如上所述，根据本发明的一个实施例，适用于执行ISP的存储系统可检测频繁执行的ISP操作且独立地储存检测的ISP操作的结果数据。然后，存储系统可通过在相同的ISP操作期间读出结果数据来简化ISP操作。因此，存储系统可大大减少频繁重复的ISP操作所需的操作时间。

尽管已经参照特定实施例描述了本发明，但对于本领域技术人员将明显的是，在不脱离如权利要求所限定的本发明的精神和范围的情况下可以做出各种改变和变型。