存储系统及其操作方法与流程

本申请要求2015年10月15日提交给韩国知识产权局的申请号为10-2015-0143850的韩国专利申请的优先权，其全部内容通过引用整体合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体地，涉及一种支持地址映射操作的存储系统。

背景技术：

计算机环境范例已经转移到能够在任何地点和任何时间使用的无所不在的计算系统。结果，诸如移动电话、数字相机和笔记本电脑的便携式电子设备的使用已经快速增加。这些便携式电子设备通常使用具有用于储存数据的存储器件(即，数据储存设备)的存储系统。数据储存设备可以用作便携式电子设备的主存储器件或辅助存储器件。

因为使用存储器件的数据储存设备没有活动部件，因此它们提供良好的稳定性、耐久性、高信息访问速度和低功耗。具有这些优点的数据储存设备的示例包括通用串行总线(USB)存储器件、具有各种接口的存储卡以及固态驱动器(SSD)。

技术实现要素：

本发明的各种实施例涉及一种能够有效执行地址映射操作的存储系统。

在一个实施例中，一种存储系统可以包括：非易失性存储器件，所述非易失性存储器件包括多个块，每个块包括多个页；以及控制器，所述控制器从所述多个块选择映射块，将与所述多个块之中的除了映射块和空闲块之外的其它块中的每个相对应的地址信息储存在所述多个页中的每个中，在所述其它块中搜索不包括有效页的块，以及将映射块的储存与搜索到的块相对应的地址信息的页无效。

另外，当非易失性存储器件不处在忙碌状态时，控制器可以以预设时间间隔在所述其它块之中重复地搜索不包括有效页的块，以及将映射块的储存与搜索到的块相对应的地址信息的页无效。

另外，控制器可以将映射块的储存与所述其它块之中的经由垃圾收集操作而被选择作为牺牲块且被改变为空闲块的块相对应的地址信息的页无效。

另外，控制器可以确认在所述其它块之中的其自身的地址信息要被更新的块中是否包括有效页，以及将映射块的储存与作为确认的结果而不包括有效页的块相对应的地址信息的页无效。

另外，与所述其它块中的每个相对应的地址信息可以包括用于将物理块地址和物理页地址与主机中使用的逻辑地址映射的信息，所述物理块地址用于选择与所述其它块之中的其自身的块相对应的块，所述物理页地址用于分别选择与所述其它块之中的其自身的块相对应的块中包括的有效页。

另外，控制器可以选择所述多个块中的一个或更多个作为映射块。

另外，当映射块经由垃圾收集操作被选择作为牺牲块时，控制器可以将空闲块设置为新的映射块并且仅将被选择作为牺牲块的映射块的有效地址信息复制到新的映射块中。

在另一个实施例中，一种存储系统的操作方法，所述存储系统包括非易失性存储器件，非易失性存储器件包括多个块，每个块包括多个页，所述操作方法可以包括：将所述多个块分类为映射块和除了映射块和空闲块之外的其它块；在映射块中包括的多个页中的每个中储存与所述其它块中的每个相对应的地址信息；在储存之后在所述其它块之中搜索不包括有效页的块；以及将映射块的储存与搜索到的页相对应的地址信息的页无效。

另外，无效的步骤可以包括：当非易失性存储器件不处在忙碌状态时，以预设时间间隔在所述其它块之中重复搜索不包括有效页的块；以及将映射块的储存与经由搜索而搜索到的块相对应的地址信息的页无效。

另外，无效的步骤可以包括：从所述其它块中选择在垃圾收集操作中要使用的牺牲块；以及当所述其它块之中的经由垃圾收集操作而被选择作为牺牲块的块改变为空闲块时，将映射块的储存与所述被选择作为牺牲块的块相对应的地址信息的页无效。

另外，无效的步骤可以包括：确认在所述其它块之中的其自身的地址信息要被更新的块中是否包括有效页；以及将映射块的储存与作为确认的结果而被配置为不包括有效页的更新目标块相对应的地址信息的页无效。

另外，与所述其它块中的每个相对应的地址信息可以包括用于将物理块地址和物理页地址与主机中使用的逻辑地址映射的信息，所述物理块地址用于选择与所述其它块之中的其自身的块相对应的块，所述物理页地址用于分别选择与所述其它块之中的其自身的块相对应的块中包括的有效页。

另外，在分类中，多个块中的一个或更多个被分类为映射块。

另外，所述操作方法还可以包括：在分类之后当映射块经由垃圾收集操作被选择作为牺牲块时，额外地将空闲块分类为映射块；以及仅将被选择作为牺牲块的映射块的有效地址信息复制到在额外的分类中新分类的映射块中。

根据本技术，非易失性存储器件为用于储存地址映射表的映射块单独地指定状态更新操作的进入情况。因此，可以实质上防止在映射块中不必要的数据经历垃圾收集。

附图说明

图1是图示根据本发明的一个实施例的包括存储系统的数据处理系统的示图。

图2是图示根据本发明的一个实施例的存储系统中的存储器件的示图。

图3是图示根据本发明的一个实施例的存储器件中的存储块的电路图。

图4、5、6、7、8、9、10和11是示意性地图示根据本发明的实施例的存储器件的示图。

图12A至图12E是图示根据本发明的一个实施例的存储系统中的映射块的管理操作的示图。

图13是说明根据本发明的一个实施例的存储系统中的映射块的管理操作的流程图。

具体实施方式

下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，并且不应被解释为局限于本文所阐述的实施例。确切地说，提供这些实施例使得本公开将是彻底和完整的，且这些实施例将向相关领域的技术人员充分传达本发明。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。

图1是图示包括根据一个实施例的存储系统的数据处理系统的示图。

参见图1，数据处理系统100可以包括主机102和存储系统110。

例如，主机102可以包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子设备或诸如台式计算机、游戏机、TV和投影仪的电子设备。

存储系统110可以响应于来自主机102的请求而操作，具体地，储存要由主机102访问的数据。换言之，存储系统110可以用作主机102的主存储系统或辅助存储系统。存储系统110可以根据要与主机102电耦接的主机接口的协议来用各种储存设备中的任何一种来实施。存储系统110可以用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、尺寸缩小的MMC(RS-MMC)、微型MMC(micro-MMC)、安全数字(SD)卡、迷你SD、微型SD、通用串行总线(USB)储存器件、通用闪存(UFS)器件、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒等的各种储存设备中的任何一种来实施。

存储系统110的储存器件可以用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器件或者诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM)的非易失性存储器件来实现。

存储系统110可以包括储存要由主机102访问的数据的存储器件150以及可控制在存储器件150中数据的储存的控制器130。

控制器130和存储器件150可以集成到一个半导体器件中。例如，控制器130和存储器件150可以集成到一个半导体器件中，且配置固态驱动器(SSD)。当存储系统110用作SSD时，可以明显提高与存储系统110电耦接的主机102的操作速度。

控制器130和存储器件150可以集成到一个半导体器件中且配置存储卡。控制器130和存储器件150可以集成到一个半导体器件中且配置诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC、微型MMC、安全数字(SD)卡、迷你SD、微型SD、SDHC、或通用闪存(UFS)器件的存储卡。

再例如，存储系统1000可以配置：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数字相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下传送和接收信息的设备、配置家用网络的各种电子设备之一、配置计算机网络的各种电子设备之一、配置远程信息处理网络的各种电子设备之一、RFID设备或配置计算系统的各种组成元件之一。

存储系统110的存储器件150可以在电源中断时保留储存的数据，具体地，在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接到该多个存储单元。存储器件150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。稍后将参照图2至图11来详细地描述存储器件150的结构和存储器件150的三维(3D)层叠结构。

存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供到主机102，以及将从主机102提供的数据储存在存储器件150中。为此，控制器130可以控制存储器件150的总体操作，诸如读取操作、写入操作、编程操作和擦除操作。

具体地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、NAND闪存控制器(NFC)142以及存储器144。

主机接口单元132可以处理从主机102提供的命令和数据，以及可以经由诸如通用串行总线(USB)、多媒体卡(MMC)、外围部件互联扩展(PCI-E)、串行附接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型盘接口(ESDI)以及集成驱动电路(IDE)的各种接口协议中的至少一种来与主机102通信。

ECC单元138可以在读取操作期间检测并校正从存储器件150读取的数据中的错误。当错误位的数量大于或等于可校正的错误位的阈值数量时，ECC单元138不会校正错误位，并且可以输出指示校正错误位失败的错误校正失败信号。

ECC单元138可以基于诸如低密度奇偶检验(LDPC)码、博斯-查德胡里-霍昆格母(Bose-Chaudhuri-Hocquenghem,BCH)码、涡轮码、里德-索罗门(Reed-Solomon,RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元130可以包括用于错误校正操作的所有电路、系统或器件。

PMU 140可以提供和管理用于控制器130的电源，即，用于控制器130中包括的组成元件的电源。

NFC 142可以用作控制器130与存储器件150之间的存储器接口以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，具体地，当存储器件150是NAND快闪存储器时，存储器NFC 142可以产生用于存储器件150的控制信号以及在处理器134的控制之下处理数据。

存储器144可以用作存储系统110和控制器130的工作存储器，且储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供到主机102以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用的数据以用于诸如读取操作、写入操作、编程操作和擦除操作的操作。

存储器144可以用易失性存储器来实施。存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用的数据，以用于读取操作和写入操作。为了储存数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可以控制存储系统110的一般操作，以及响应于来自主机102的写入请求或读取请求来控制存储器件150的写入操作或读取操作。处理器134可以驱动称为闪存转换层(FTL)的固件来控制存储系统110的一般操作。处理器134可以用微处理器或中央处理单元(CPU)来实施。

管理单元(未示出)可以包括在处理器134中，且可以执行存储器件150的坏块管理。管理单元可以寻找存储器件150中包括的坏存储块(其不满足进一步使用的条件)，并且对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，在写入操作期间(例如，在编程操作期间)，可能由于NAND逻辑功能的特性而发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可以编程到新的存储块中。此外，因编程失败而导致的坏块严重降低了具有3D层叠结构的存储器件150的利用效率和存储系统100的可靠性，因而需要可靠的坏块管理。

图2是图示图1所示的存储器件150的示意图。

参见图2，存储器件150可以包括多个存储块，例如，第零块210至第(N-1)块240。多个存储块210至240中的每个可以包括多个页，例如，2^M个页(2^MPAGES)，本发明将不局限于该2^M个页。多个页中的每个可以包括多个存储单元，多个字线电耦接到该多个存储单元。

此外，存储器件150可以包括多个存储块，根据在每个存储单元中可以储存或表达的位的数量而作为单电平单元(SLC)存储块和多电平单元(MLC)存储块。SLC存储块可以包括用每个存储单元能够储存1位数据的存储单元来实施的多个页。MLC存储块可以包括用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元来实施的多个页。包括用每个存储单元能够储存3位数据的存储单元来实施的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。

多个存储块210至240中的每个可以在写入操作期间储存从主机设备102提供的数据，并且可以在读取操作期间将储存的数据提供到主机102。

图3是图示图1所示的多个存储块152至156中的一个的电路图。

参见图3，存储器件150的存储块152可以包括分别电耦接到位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可以串联电耦接在选择晶体管DST与SST之间。各个存储单元MC0至MCn-1可以由多电平单元(MLC)来配置，每个多电平单元储存多位的数据信息。串340可以分别电耦接到对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示公共源极线。

虽然图3作为示例示出由NAND快闪存储单元配置的存储块152，但是要注意的是，根据实施例的存储器件150的存储块152不限于NAND快闪存储器，以及可以实现为NOR快闪存储器、在其中组合了至少两种类型的存储单元的混合快闪存储器、或控制器被构建在存储芯片中的一体NAND快闪存储器(one-NAND flash memory)。半导体器件的操作特性不仅可以应用至在其中电荷储存层由导电浮栅配置的快闪存储器件，还可以应用至在其中电荷储存层由电介质层配置的电荷俘获闪存(CTF)。

存储器件150的电压供应块310可以提供根据操作模式而要被供应至各个字线的字线电压(例如，编程电压、读取电压和通过电压)以及要被供应至块体(bulk)(例如，在其中形成存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压发生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个，选择选中存储块的字线中的一个，以及将字线电压提供至选中字线和未选中字线。

存储器件150的读/写电路320可以由控制电路控制，以及可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读/写电路320可以用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读/写电路320可以用作根据要被储存在存储单元阵列中的数据而驱动位线的写入驱动器。读/写电路320可以在编程操作期间从缓冲器(未示出)接收要被写入在存储单元阵列中的数据，以及可以根据输入的数据来驱动位线。为此，读/写电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326，且多个锁存器(未示出)可以被包括在页缓冲器322、324和326中的每个中。

图4至图11是图示图1所示的存储器件150的示意图。

图4是图示图1所示的存储器件150的多个存储块152至156的示例的框图。

参照图4，存储器件150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以实现为三维(3D)结构或垂直结构。各个存储块BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构。

各个存储块BLK0至BLKN-1可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和第三方向设置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和公共源极线CSL。即，各个存储块BLK0至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。

图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的线I-I′截取的剖视图。

参照图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。

可以设置有衬底5111。衬底5111可以包括用第一类型杂质掺杂的硅材料。衬底5111可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。虽然假设衬底5111是p型硅，但是要注意的是，衬底5111不局限于是p型硅。

沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包含与衬底5111不同的第二类型杂质。多个掺杂区5311至5314可以用n型杂质掺杂。虽然这里假设第一掺杂区5311至第四掺杂区5314是n型，但是要注意的是，第一掺杂区5311至第四掺杂区5314不局限于是n型。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个电介质材料5112可以沿第二方向顺序地设置。电介质材料5112和衬底5111可以沿第二方向彼此分离预定距离。电介质材料5112可以沿第二方向彼此分离预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置多个柱体5113，多个柱体5113沿第一方向顺序地布置并且沿第二方向穿过电介质材料5112。多个柱体5113可以分别穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料配置。每个柱体5113的表面层5114可以包括用第一类型杂质掺杂的硅材料。每个柱体5113的表面层5114可以包括用与衬底5111相同类型的杂质掺杂的硅材料。虽然这里假设每个柱体5113的表面层5114可以包括p型硅，但是每个柱体5113的表面层5114不局限于是p型硅。

每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化硅的电介质材料填充。

在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以沿电介质材料5112、柱体5113和衬底5111的暴露表面设置。电介质层5116的厚度可以小于电介质材料5112之间的距离的一半。在其中可以布置除电介质材料5112和电介质层5116之外的材料的区域可以被设置在(i)设置在电介质材料5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料5112位于第一电介质材料之下。

在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在电介质层5116的暴露表面之上。沿第一方向延伸的导电材料5211可以设置在邻近于衬底5111的电介质材料5112与衬底5111之间。具体地，沿第一方向延伸的导电材料5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近于衬底5111的电介质材料5112的底表面之上的电介质层5116之间。

沿第一方向延伸的导电材料可以设置在(i)布置在电介质材料5112的一个电介质材料的顶表面之上的电介质层5116与(ii)布置在电介质材料5112的另一电介质材料(其布置在特定电介质材料5112之上)的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料5221至5281可以设置在电介质材料5112之间。沿第一方向延伸的导电材料5291可以设置在最上电介质材料5112之上。沿第一方向延伸的导电材料5211至5291可以是金属材料。沿第一方向延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。

在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116以及沿第一方向延伸的多个导电材料5212至5292。

在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116以及沿第一方向延伸的多个导电材料5213至5293。

漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是用第二类型杂质掺杂的硅材料。漏极5320可以是用n型杂质掺杂的硅材料。虽然为了方便起见假设漏极5320包括n型硅，但是要注意的是，漏极5320不局限于是n型硅。每个漏极5320的宽度可以大于每个对应柱体5113的宽度。每个漏极5320可以以焊盘的形状设置在每个对应柱体5113的顶表面之上。

沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向顺序地布置。各个导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320与沿第三方向延伸的导电材料5331至5333可以通过接触插塞电耦接。沿第三方向延伸的导电材料5331至5333可以是金属材料。沿第三方向延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。

在图5和图6中，相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。相应的柱体5113可以与电介质层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。

图7是图6所示的晶体管结构TS的剖视图。

参见图7，在图6所示的晶体管结构TS中，电介质层5116可以包括第一子电介质层至第三子电介质层5117、5118和5119。

每个柱体5113中的p型硅的表面层5114可以用作本体。邻近于柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。

第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或者诸如氧化铝层或氧化铪层等的金属氧化物层。

邻近于导电材料5233的第三子电介质层5119可以用作阻挡电介质层。邻近于沿第一方向延伸的导电材料5233的第三子电介质层5119可以形成为单层或多层。第三子电介质层5119可以是诸如氧化铝层或氧化铪层等的高-k电介质层，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。

导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便起见，每个柱体5113中的p型硅的表面层5114将被称为沿第二方向的本体。

存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。具体地，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS。

每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作接地选择晶体管GST。

栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。例如，栅极或控制栅极可以沿第一方向延伸并且形成字线和至少两个选择线，至少一个源极选择线SSL和至少一个接地选择线GSL。

沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。沿第三方向延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。

沿第一方向延伸的第二类型掺杂区5311至5314可以被设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。

即，存储块BLKi可以包括沿垂直于衬底5111的方向(例如，第二方向)延伸的多个NAND串NS，并且可以用作在其中多个NAND串NS电耦接至一个位线BL的NAND快闪存储块(例如，电荷捕获型存储器的NAND快闪存储块)。

尽管图5至图7示出沿第一方向延伸的导电材料5211至5291、5212至5292以及5213至5293被设置成9层，但是要注意的是，沿第一方向延伸的导电材料5211至5291、5212至5292以及5213至5293不限于设置成9层。例如，沿第一方向延伸的导电材料可以设置成8层、16层或任意多个层。换言之，在一个NAND串NS中，晶体管的数量可以是8、16或更多。

尽管图5至图7示出3个NAND串NS电耦接到一个位线BL，但是要注意的是，实施例不局限于具有电耦接到一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可以电耦接到一个位线BL，m是正整数。根据电耦接到一个位线BL的NAND串NS的数量，还可以控制沿第一方向延伸的导电材料5211至5291、5212至5292以及5213至5293的数量和公共源极线5311至5314的数量。

此外，虽然在图5至图7中图示3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，n是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。

图8是图示具有参照图5至图7描述的第一结构的存储块BLKi的等效电路图。

参照图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可以设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6的沿第三方向延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6的沿第三方向延伸的导电材料5332。NAND串NS13至NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6的沿第三方向延伸的导电材料5333。

每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。

在该示例中，NAND串NS可以以行和列为单位来定义，并且电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。

在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近于接地选择晶体管GST的存储单元MC1的高度可以具有值“1”。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随存储单元靠近源极选择晶体管SST而增大。在每个NAND串NS中，邻近于源极选择晶体管SST的存储单元MC6的高度可以是7。

在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。

在同一行中的NAND串NS中的同一高度处的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行中的NAND串NS的存储单元MC的字线WL可以电耦接。在同一行的NAND串NS中的同一高度处的虚设存储单元DMC可以共享虚设字线DWL。即，在同一高度或同一水平处，电耦接至不同行中的NAND串NS的虚设存储单元DMC的虚设字线DWL可以电耦接。

位于同一水平或同一高度或同一层处的字线WL或虚设字线DWL可以在其中可以设置有沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触共同地电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以电耦接。在同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL。

公共源极线CSL可以电耦接至NAND串NS。在有源区之上和衬底5111之上，第一掺杂区5311至第四掺杂区5314可以电耦接。第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。

即，如图8中所示，同一高度或同一水平处的字线WL可以电耦接。因此，当特定高度处的字线WL被选中时，电耦接至该字线WL的所有NAND串NS可以被选中。在不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，在未选中行中的NAND串NS可以与位线BL1至BL3电隔离。换句话说，通过选择源极选择线SSL1至SSL3中的一个，一行NAND串NS可以被选中。此外，通过选择位线BL1至BL3中的一个，在选中行中的NAND串NS可以以列为单位而被选中。

在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC可以设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3可以设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近于接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而邻近于源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。

在下文，将参照图9至图11进行详细描述，图9至图11示出根据一个实施例的存储系统中的用与第一结构不同的三维(3D)非易失性存储器件实施的存储器件。

图9是示意性地图示用不同于上面参照图5至图8描述的第一结构的三维(3D)非易失性存储器件实施的存储器件且示出图4的多个存储块中的存储块BLKj的透视图。图10是图示沿着图9的线VII-VII’截取的存储块BLKj的剖视图。

参见图9和图10，图1的存储器件150的多个存储块之中的存储块BLKj可以包括沿第一方向至第三方向延伸的结构。

可以设置衬底6311。例如，衬底6311可以包括用第一类型杂质掺杂的硅材料。例如，衬底6311可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。虽然为了方便起见，在实施例中假设衬底6311是p型硅，但是要注意的是，衬底6311不局限于是p型硅。

沿x轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324设置在衬底6311之上。第一导电材料6321至第四导电材料6324可以沿z轴方向分离预定距离。

沿x轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328可以设置在衬底6311之上。第五导电材料6325至第八导电材料6328可以沿z轴方向分离预定距离。第五导电材料6325至第八导电材料6328可以沿y轴方向与第一导电材料6321至第四导电材料6324分离。

可以设置有穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，可以设置有穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。

下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和隧道电介质层。

下柱体DP和上柱体UP可以通过管栅PG电耦接。管栅PG可以布置在衬底6311中。例如，管栅PG可以包括与下柱体DP和上柱体UP相同的材料。

沿x轴方向和y轴方向延伸的第二类型的掺杂材料6312可以设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。

漏极6340可以设置在上柱体UP之上。漏极6340可以包括n型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352可以设置在漏极6340之上。

第一上导电材料6351与第二上导电材料6352可以沿x轴方向分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BL1和第二位线BL2。

第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。

下柱体DP和邻近于下柱体DP的第一导电材料6321至第四导电材料6324形成下串。上柱体UP和邻近于上柱体UP的第五导电材料6325至第八导电材料6328形成上串。下串与上串可以通过管栅PG电耦接。下串的一端可以电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该单元串电耦接在用作公共源极线CSL的第二类型的掺杂材料6312与用作位线BL的上导电材料层6351和6352中对应的一个之间。

即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1、第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。

在图9和图10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10的NAND串NS中的晶体管结构，因此这里将省略其详细描述。

图11是图示具有如上面参照图9和图10描述的第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出了第二结构中的在存储块BLKj中形成对的第一串和第二串。

参照图11，在存储器件150的多个块之中的具有第二结构的存储块BLKj中，可以以定义多个对的方式来设置单元串，如以上参照图9和图10所描述的，每个单元串利用经由管栅PG而电耦接的一个上串和一个下串来实施。

即，在具有第二结构的特定存储块BLKj中，例如，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可以形成第一串ST1，以及例如，沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。

第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1可以电耦接至第一位线BL1，而第二串ST2可以电耦接至第二位线BL2。

虽然在图11中描述了第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是可以设想第一串ST1和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1，以及第二串ST2可以电耦接至第二漏极选择线DSL2。此外，可以设想第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1，以及第二串ST2可以电耦接至第二源极选择线SSL2。

现在参照图12A至图12E，提供根据本发明的实施例的映射操作。更具体地，参见图12A，可以理解，在此处更详细地图示图1的存储系统110的存储器件150的配置。相应地，存储器件150可以包括多个存储块BLK0至BLK4。多个存储块BLK0至BLK4中的每个可以包括多个页，例如，页PAGE0至PAGE7。出于便利，图12A示出存储器件150可以包括5个存储块BLK0至BLK4作为多个存储块。然而，要注意的是，可以在存储器件150中包括任何数量的存储块。例如，可以在存储器件150中包括更大数量的存储块。

尽管图12A未示出，但是图1所示的控制器130可以将存储器件150中包括的多个存储块BLK0至BLK4分类为映射块P2L BLOCK、空闲块FREEB以及多个正常块NORMAL。因此，除了被分类为映射块和空闲块的块之外，所有其余块可以被分类为正常。控制器可以管理多个存储块BLK0至BLK4。根据图12A所示的实施例，第四块BLK4可以被选择作为映射块P2L BLOCK，然而除了是空闲块FREEB的第三块BLK3之外的其余块(即，块BLK0至BLK2)可以被分类为正常块NORMAL。控制器130在多个存储块BLK0至BLK4之中选择一个块BLK4作为映射块P2L BLOCK的此例子是一个示例。要注意的是，可以选择两个或更多个块作为映射块P2L BLOCK。

映射块P2L BLOCK中包括的多个页PAGE0至PAGE7……中的一些可以储存与正常块NORMAL相对应的地址信息ADD_INFO_BLK0至ADD_INFO_BLK2。即，映射块P2L BLOCK的第零页PAGE0可以储存用于指示正常块BLK0至BLK3的第零块BLK0的第零地址信息ADD_INFO_BLK0。同样地，映射块P2L BLOCK的第一页PAGE1可以储存用于指示正常块BLK0至BLK3的第一块BLK1的第一地址信息ADD_INFO_BLK1，以及映射块P2L BLOCK的第二页PAGE2可以储存用于指示正常块BLK0至BLK3的第二块BLK2的第二地址信息ADD_INFO_BLK2。

映射块P2L BLOCK的其它页PAGE3至PAGE7……可以是空闲页FREE。这可以是因为，假设存储器件150中包括的多个存储块总共是5个块BLK0至BLK4，且在它们之中，除了映射块P2L BLOCK和空闲块FREEB之外的三个块BLK0至BLK2是正常块NORMAL。换言之，每个正常块的地址信息可以储存在映射块P2L BLOCK的单个页中。因此，例如，如果存储器件的n个块是正常块，则可以采用映射块P2L BLOCK的n个页来储存对应n个正常块的地址信息，其中n可以是0或正整数。

地址信息ADD_INFO_BLK0至ADD_INFO_BLK2可以是用于将物理块地址(未示出)和物理页地址(未示出)与主机102中使用的逻辑地址(未示出)映射的信息。物理块地址可以表示用于分别选择被分类为正常块NORMAL的第零块BLK0至第二块BLK2的地址。另外，物理页地址可以表示用于选择被分类为正常块NORMAL的第零块BLK0至第二块BLK2中的每个中包括的有效页VALID的地址。

例如，储存在第四块BLK4(映射表P2L)的第零页PAGE0中的第零地址信息ADD_INFO_BLK0可以包括用于从正常块NORMAL中选择第零块BLK0的物理块地址和用于选择第零块BLK0中包括的第零页PAGE0(有效)的物理页地址。另外，储存在第四块BLK4(映射表P2L)的第一页PAGE1中的第一地址信息ADD_INFO_BLK1可以包括用于从正常块NORMAL中选择第一块BLK1的物理块地址和用于选择第一块BLK1中包括的第一页PAGE1(有效)的物理页地址。另外，储存在第四块BLK4(映射表P2L)的第二页PAGE2中的第二地址信息ADD_INFO_BLK2可以包括用于从正常块NORMAL中选择第二块BLK2的物理块地址以及用于分别选择第二块BLK2中包括的第零页PAGE0(有效)和第一页PAGE1(有效)的两个物理页地址。

以此方式，参照储存在映射块P2L BLOCK中包括的第零页PAGE0至第二页PAGE0至PAGE2中的第零地址信息ADD_INFO_BLK0至第二地址信息ADD_INFO_BLK2，允许分别选择正常块NORMAL的第零块BLK0至第二块BLK2，以及允许选择第零块BLK0至第二块BLK2中分别包括的多个页PAGE0、PAGE1……。换言之，储存在映射块的页中的地址信息可以允许选择每个正常块中的多个页中的每个。

现在参见图12B，根据本发明的一个实施例提供一种储存在映射块中的地址信息的更新方法。更具体地，提供一种储存在存储器件150的映射块P2L BLOCK中的地址信息ADD_INFO_BLK0至ADD_INFO_BLK2的更新方法。

如参照图1描述的，存储器件150可以是非易失性存储器件，因此，可以对映射块P2L BLOCK中包括的多个页PAGE0、PAGE1……中的每个进行读取/写入操作。然而，可以不以页单位级执行擦除操作，且可以仅以块单位级执行擦除操作。

在图12B所示的示例中，当储存在正常块NORMAL中包括的第零块BLK0至第二块BLK2的任何一个中的数据的状态被更新时，还应当更新与更新目标中的正常块相对应的地址信息ADD_INFO_BLK0至ADD_INFO_BLK2。

例如，如图12B所示，由于应当改变储存在第二块BLK2的第零页PAGE0中的有效数据VALID的值，因此可以执行操作以用于将有效数据VALID无效为无效数据INVALID(1212)以及用于将改变的数据重写入第三块BLK3(空闲块FREEB)的第零页PAGE0(空闲页FREE)中(1214)。即，能够理解的是，可以更新储存在所有的第二块BLK2和第三块BLK3中的数据的状态。尤其地，可以理解，第三块BLK3(空闲块FREEB)可以被首次增加至正常块NORMAL(1216)。

相应地，在更新之前储存在映射块P2L BLOCK的第二页PAGE2中的与第二块BLK2相对应的第二地址信息ADD_INFO_BLK2可以是有效的(1218)，且在更新之后与第二块BLK2相对应的新的第二地址信息ADD_INFO_BLK2可以储存在映射块P2L BLOCK中的处于空闲页FREE状态的第三页PAGE3中(1220)。

然后，由于新的数据储存在第三块BLK3的第零页PAGE0中，因此为空闲块FREEB的第三块BLK3现在被分类为正常块NORMAL。另外，与第三块BLK3相对应的第三地址信息ADD_INFO_BLK3可以储存在映射块P2L BLOCK中的处于空闲页FREE状态的第四页PAGE4中(1222)。

如上所述，由于非易失存储器件150的操作特性，因此对储存在映射块P2L BLOCK中包括的多个页PAGE0、PAGE1等中的地址信息ADD_INFO_BLK0至ADD_INFO_BLK2中的每个的独立擦除操作是不可能的。然而，可以执行用于将有效值无效的操作。

相应地，与对正常块NORMAL执行的垃圾收集操作相似，可以对映射块P2L BLOCK执行垃圾收集操作。例如，参照图12B，与对正常块NORMAL执行垃圾收集操作的情况相似，当储存在正常块NORMAL中的数据更新且储存在映射块P2L BLOCK中的地址信息ADD_INFO_BLK0至ADD_INFO_BLK2的无效地址信息的数量增加时，还可以在合适的时间点对映射块P2L BLOCK执行垃圾收集操作。即，可以使用用于对正常块执行垃圾收集操作的相同准则来对映射块执行垃圾收集操作。

然而，针对正常块NORMAL的垃圾收集操作与针对映射块P2L BLOCK的垃圾收集操作之间存在差异。在针对正常块NORMAL的垃圾收集操作中，可以从多个块收集储存在有效页VALID中的数据，并将其储存在一个空闲块FREEB中。在针对正常块的垃圾收集操作期间可从其收集数据的块的数量可以等于或小于预设数量。

在针对映射块P2L BLOCK的垃圾收集操作中，空闲块FREEB可以设置为新的映射块P2L BLOCK且然后可以仅将被选择作为牺牲块的映射块P2L BLOCK的有效地址信息复制到新的映射块P2L BLOCK中。例如，储存在映射块P2L BLOCK中的有效地址信息可以仅移动到经由垃圾收集操作而新指定的映射块P2L BLOCK，且不能移动到针对正常块NORMAL的垃圾收集操作而产生的其它块。另外，应当理解，在正常块NORMAL的垃圾收集操作中移动的有效页VALID的数据不能移动到针对映射块P2L BLOCK的垃圾收集操作而新指定的映射块P2L BLOCK。

同时，可能出现储存在映射块P2L BLOCK中的地址信息ADD_INFO_BLK0至ADD_INFO_BLK2中的一些实质上且持续地保持有效值的情况，但是其值实际上不具有任何意义。在第一种情况中，用于更新储存在特定正常块中的数据的操作可以包括将对应的特定块的所有页无效。即，作为通过更新储存在特定块中的数据而获得的结果，当对应的特定块中包括的所有页被无效时，在对对应的特定块执行垃圾收集操作、对应的特定块被改变为空闲块FREEB以及新数据被写入之前，可以不必访问对应的特定块。然而，当更新储存在特定块中的数据时，以有效状态储存的映射块P2L BLOCK的地址信息实质上且持续地保持有效状态。

第二种情况是在包括一些有效数据的特定正常块NORMAL经由垃圾收集操作被改变为空闲块FREEB且然后再次写入新数据之前的操作。即，在对特定正常块执行垃圾收集操作、特定正常块被改变为空闲块FREEB以及将新数据重写到对应的特定块中之前，不必访问特定正常块。然而，在对特定块执行垃圾收集操作之前，映射块P2L BLOCK中的针对对应特定块的以有效状态储存的地址信息实质上且持续地保持有效状态。

如上所述，尽管储存在映射块P2L BLOCK中的一些地址信息实质上并未使用，但是由于在对映射块P2L BLOCK执行垃圾收集操作时实质上且持续地保持有效状态的不必要的有效地址信息被确定为持续有效，因此它被复制到空闲块FREEB中。由于这对应于用于将未使用的不必要的有效地址信息复制到其它块中的操作，因此它被视为非常低效的操作。

就这点而言，根据本发明的一个实施例的存储系统110可以经由图12C和图12D所示的操作来防止映射块P2L BLOCK中不必要的地址信息保持有效状态。具体地，操作包括搜索不包括任何有效页VALID的正常块NORMAL以及将映射块P2L BLOCK的储存与搜索到的块相对应的地址信息的页无效。

参见图12C，可以理解的是，从正常块NORMAL中包括的第零块BLK0至第三块BLK3搜索不包括任何有效页VALID的块以及将映射块P2L BLOCK的储存与搜索到的块相对应的地址信息的页无效的操作已经开始。

例如，如图12C所示，可以假设，在正常块NORMAL中包括的第零块BLK0至第三块BLK3之中，第零块BLK0中包括的多个页PAGE0、PAGE1……都是无效页INVALID，且在第一块BLK1至第三块BLK3中包括的多个页PAGE0、PAGE1……中存在一个或更多个有效页VALID。相应地，当在正常块NORMAL中包括的第零块BLK0至第三块BLK3之中搜索不包括任何有效页VALID的块时，第零块BLK0可以被确定是这种块。

作为搜索的结果，映射块P2L BLOCK(BLK4)的与确定为不包括任何有效页VALID的第零块BLK0相对应的第零地址信息ADD_INFO_BLK0可以被无效(1230)。

用于搜索每个正常块NORMAL是否可能不包括任何有效页VALID的操作可以是用于确认每个正常块NORMAL的有效页VALID的计数信息的简单操作。然而，这种搜索操作可以影响在控制器130与存储器件150之间执行的正常操作，诸如读取操作、写入操作和/或擦除操作。相应地，在本发明的一个实施例中，当存储器件150不处于忙碌状态时，可以以预设的规则时间间隔重复用于搜索每个正常块NORMAL是否可能不包括任何有效页VALID的操作。

参见图12D，可以理解的是，用于将映射块P2L BLOCK的页(其储存与正常块NORMAL之中的经由垃圾收集操作而被选择为牺牲块VICTIM且然后改变为空闲块FREEB的块相对应的地址信息)无效的操作已经开始。

例如，如图12D所示，在正常块NORMAL中包括的第零块BLK0至第三块BLK3之中，第二块BLK2可以经由垃圾收集操作而被选择为牺牲块VICTIM以及被改变为空闲块FREEB。相应地，映射块P2L BLOCK的储存与被改变为空闲块FREEB的第二块BLK2相对应的第二地址信息ADD_INFO_BLK2的第二页PAGE2被无效(1240)。

如上所述，用于将映射块P2L BLOCK的页(其储存与正常块NORMAL中的根据垃圾收集操作而被改变为空闲块FREEB的块相对应的地址信息)无效的操作可以被包括作为垃圾收集操作的最终操作且可以随后执行。

参见图12E，可以理解的是，用于在正常块NORMAL之中确认具有要更新的地址信息的块是否可能包括有效页VALID以及将映射块P2L BLOCK的储存与确认为不包括任何有效页VALID的块相对应的地址信息的页无效的操作已经开始。

例如，在正常块NORMAL中包括的第零块BLK0至第三块BLK3之中，第二块BLK2和第三块BLK3是它们自己的地址信息ADD_INFO_BLK2和ADD_INFO_BLK3要被更新的块。即，由于在第二块BLK2中第三页PAGE3从有效页VALID改变为无效页INVALID，以及在第三块BLK3中第零页PAGE0从有效页VALID改变为无效页INVALID，因此储存在映射块P2L BLOCK中的与第二块BLK2相对应的第二地址信息ADD_INFO_BLK2和储存在映射块P2L BLOCK中的与第三块BLK3相对应的第三地址信息ADD_INFO_BLK3应当被更新。

如上所述，由于第二块BLK2和第三块BLK3是它们自己的地址信息ADD_INFO_BLK2和ADD_INFO_BLK3要被更新的块，因此确认在第二块BLK2中包括的多个页PAGE0、PAGE1……中是否包括有效页VALID以及在第三块BLK3中包括的多个页PAGE0、PAGE1……中是否包括有效页VALID。作为确认的结果，可以理解的是，在第二块BLK2中包括有效页VALID，而在第三块BLK3中不包括有效页VALID。

相应地，虽然与包括有效页VALID的第二块BLK2相对应的第二地址信息ADD_INFO_BLK2在更新之前已经储存在映射块P2L BLOCK的第二页PAGE2中，但是在更新之后其与映射块P2L BLOCK的第二页PAGE2的无效同步地移动到且储存在第四页PAGE4中。

同时，虽然与不包括任何有效页VALID的第三块BLK3相对应的第三地址信息ADD_INFO_BLK3在更新之前已经储存在映射块P2L BLOCK的第三页PAGE3中，但是在更新之后其不储存在映射块P2L BLOCK中，因为映射块P2L BLOCK的第三页PAGE3被无效(1250)。

图13是图示根据本发明的一个实施例的图12A至图12E所示的存储系统中的映射块的管理操作的流程图。

参见图12A至图12E以及图13，根据本发明的一个实施例的存储系统可以将存储器件150中包括的多个存储块BLK0至BLK4分类为映射块P2L BLOCK、空闲块FREEB以及正常块NORMAL(S10)。因此，除了映射块P2L BLOCK和空闲块FREEB之外的所有块被分类为正常块。例如，第四块BLK4被分类为映射块P2L BLOCK，以及第零块BLK0至第三块BLK3被分类为正常块NORMAL。

接着，在映射块P2L BLOCK中包括的相应的多个页PAGE0、PAGE1……中储存与每个正常块NORMAL相对应的地址信息(S20)。例如，分别对应于第零块BLK0至第三块BLK3的第零地址信息ADD_INFO_BLK0至第三地址信息ADD_INFO_BLK3被分别储存在映射块P2L BLOCK中包括的第零页PAGE0至第三页PAGE3中。

然后，在正常块NORMAL之中搜索不包括任何有效页VALID的块，以及可以将映射块P2L BLOCK的储存与搜索到的块相对应的地址信息的页无效(S30)。

如上所述，用于在正常块NORMAL之中搜索不包括任何有效页VALID的块以及将映射块P2L BLOCK的与搜索到的块相对应的页无效的操作(S30)可以包括以下操作。

可能有必要执行用于决定执行操作(S302)的条件的操作，操作(S302)用于确认在正常块NORMAL中存在不包括任何有效页VALID的块。

即，可能有必要执行用于确认非易失性存储器件150是否处于忙碌状态的操作(S301)。另外，可能有必要执行用于决定操作(S302)执行的频率的操作(S303)，操作(S302)用于确认每个正常块NORMAL是否可能包括有效页VALID。

这可以是因为，用于确认每个正常块NORMAL是否可能不包括任何有效页VALID的操作(S302)可以是用于确认每个正常块NORMAL的有效页VALID的计数信息的简单操作。然而，这种操作可能对在控制器130与存储器件150之间执行的正常操作(诸如读取操作、写入操作和/或擦除操作)有影响。

针对这种操作，如流程图所示，用于确认非易失性存储器件150是否处于忙碌状态的操作(S301)可以允许以预设时间间隔重复(S303)。在这种状态下，作为用于确认非易失性存储器件150是否处于忙碌状态的操作(S301)的结果，可以选择性地执行用于在正常块NORMAL之中搜索不包括任何有效页VALID的块的操作(S302)。

例如，当非易失性存储器件150不处在忙碌状态时，用于在正常块NORMAL之中搜索不包括任何有效页VALID的块的操作(S301、S302和S303)可以以预设时间间隔重复。结果，当在正常块NORMAL中存在不包括任何有效页VALID的块时，可以执行用于将映射块P2L BLOCK的储存与不包括任何有效页VALID的对应块相对应的地址信息的页无效的操作(S361)。

另外，可能有必要执行用于确认在正常块NORMAL中是否存在在垃圾收集操作中被选择为牺牲块VICTM且然后被改变为空闲块FREEB的块的操作(S321)。这可以是因为，在垃圾收集操作中被选择为牺牲块VICTM且被改变为空闲块FREEB的正常块的情况下，可能不必在写入新数据之前访问新改变为空闲块FREEB的块。

在这种情况下，由于每当执行垃圾收集操作时，应当执行将正常块NORMAL之中的被选择作为垃圾收集操作中要使用的牺牲块VICTM的块改变为空闲块FREEB的操作(S321)，因此可以不存在单独的操作进入条件。

简言之，在执行将正常块NORMAL之中的被选择作为垃圾收集操作中要使用的牺牲块VICTM的块改变为空闲块FREEB的操作(S321)的情况下，可以执行用于将映射块P2L BLOCK的储存与从牺牲块VICTM改变为空闲块FREEB的块相对应的地址信息的页无效的操作(S361)。

另外，在用于确认在正常块NORMAL中是否存在其自身的地址信息要被更新的块的操作(S341)之后，可能有必要执行用于确认在确认的块中是否存在有效页VALID的操作(S342)。

这可以是因为，当在正常块NORMAL中存在不具有有效页VALID且更新其要被更新的自身地址信息的块时，可能不必在对对应块执行垃圾收集操作、对应块被改变为空闲块FREEB以及写入新数据之前访问对应块。

在这种情况下，由于每当在正常块NORMAL之中产生其地址信息被更新的块时，就应当执行用于确认正常块NORMAL之中的不具有有效页VALID且更新其要被更新的自身地址信息的块的操作(S321)，因此不存在单独的操作进入条件。

例如，作为通过执行用于确认在正常块NORMAL之中的其自身的地址信息要被更新的块中是否包括有效页VALID的操作(S341和S342)而获得的结果，当在地址信息被更新之后，块被确认为不包括任何有效页VALID时，可以执行用于将映射块P2L BLOCK的储存与对应块相对应的地址信息的页无效的操作(S361)。

尽管出于说明的目的描述了各种实施例，但是对于本领域技术人员将明显的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。